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1. 外观设计

KR3009137080000S 有权
公开(公告)号：KR3009137080000S
公开(公告)日：2017-07-10
申请号：KR3020160055851
申请日：2016-11-21
申请人： 삼성전자주식회사
设计人： 김주형 , 홍진범 , 권중헌 , 서승환 , 윤자웅

2. 发明授权

KR100850208B1 ＰＢＴ 장치 및 그 방법 失效
标题翻译：并行位测试装置和并行位测试方法
公开(公告)号：KR100850208B1
公开(公告)日：2008-08-04
申请号：KR1020070002651
申请日：2007-01-09
申请人： 삼성전자주식회사
发明人： 조용환 , 천권수 , 장현순 , 서승환
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G11C5/04 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/2602
摘要： 병렬 비트 테스트 장치 및 그 방법이 개시된다. 본 발명에 따른 병렬 비트 테스트 장치는 멀티 칩 패키지 내에 적층되는 다수개의 칩들에 각각 구비된다. 그리고, 병렬 비트 테스트를 수행하기 위하여 입력받은 데이터 신호들의 동일여부를 비교 판단하여 대표 데이터 신호를 출력하는 비교부, 및 제1 테스트 MRS 신호에 응답해, 대표 데이터 신호를 의도하는 데이터 신호 라인으로 출력되도록 하는 코딩부를 구비한다. 제1 테스트 MRS 신호는 칩들에 구비되는 코딩부 각각에서 출력되는 대표 데이터 신호들이, 서로 다른 데이터 신호 라인에서 출력되도록 조절한다. 본 발명에 따른 병렬 비트 테스트 장치는, 테스트 MRS 신호를 이용하여 출력되는 대표 데이터 신호들이 서로 다른 데이터 신호 라인으로 출력되도록 함으로써, 다수개의 칩들을 동시에 테스트 할 수 있다. 따라서, 테스트 시간을 단축시켜 빠른 테스트가 가능하도록 할 수 있으며, 그에 따라 테스트 비용을 감소시킬 수 있는 장점이 있다.

3. 发明公开

KR1020080033671A 테스트 사이클을 감소시키는 반도체 메모리 장치 및 테스트방법 无效
标题翻译：半导体存储器件和减少测试周期的方法
公开(公告)号：KR1020080033671A
公开(公告)日：2008-04-17
申请号：KR1020060099614
申请日：2006-10-13
申请人： 삼성전자주식회사
发明人： 조용환 , 곽병헌 , 장현순 , 주재훈 , 서승환 , 임종형
IPC分类号： G11C29/00 , G11C7/10
CPC分类号： G11C29/56 , G11C29/56008 , G11C2029/2602 , G11C2029/5602 , G11C29/10
摘要： A semiconductor memory device for reducing test cycle and a test method thereof are provided to assure accurate judgment value for output data as reducing a test cycle. A memory core part stores test data through N data lines where N is a natural number above 2. N data output buffers are connected to each corresponding data line. N data output ports are connected to each corresponding data output buffer, and exchange the test data with an external tester. At least one test logic circuit outputs a data output buffer control signal determining to enable K input/output buffers after performing test logic calculation of the test data stored in the memory core part. A test system comprises a semiconductor memory device(610) storing data, a tester(630) for testing the data stored in the semiconductor memory device, and a test board(620) connecting the semiconductor memory device and the tester.
摘要翻译：提供了用于降低测试周期的半导体存储器件及其测试方法，以确保输出数据的精确判断值减少测试周期。存储器核心部分通过N个数据线存储测试数据，其中N是高于2的自然数.N个数据输出缓冲器连接到每个对应的数据线。 N个数据输出端口连接到每个相应的数据输出缓冲器，并与外部测试仪交换测试数据。至少一个测试逻辑电路输出数据输出缓冲器控制信号，以在对存储在存储器核心部分中的测试数据执行测试逻辑计算之后，使K个输入/输出缓冲器能够使能。测试系统包括存储数据的半导体存储器件（610），用于测试存储在半导体存储器件中的数据的测试器（630）和连接半导体存储器件和测试器的测试板（620）。

4. 发明公开

KR1020080090664A 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법 无效
标题翻译：半导体存储器件，包括后封装维修控制电路和后封装维修方法
公开(公告)号：KR1020080090664A
公开(公告)日：2008-10-09
申请号：KR1020070033760
申请日：2007-04-05
申请人： 삼성전자주식회사
发明人： 강재성 , 곽병헌 , 장현순 , 서승환 , 류상준 , 임현태
IPC分类号： G11C29/00
CPC分类号： G11C29/70 , G11C7/1096 , G11C8/06 , G11C29/04
摘要： A semiconductor memory device including a post package repair control circuit and a post package repair method are provided to reduce production cost without using expensive test equipment with a fail bit map memory during post package repair. A semiconductor memory device comprises a first memory bank(11), a second memory bank(13) and a post package repair control circuit. The post package repair control circuit compares data read from the first memory bank with data applied from the outside and provides the comparison result data to the second memory bank, and judges whether the comparison result data read from the second memory bank has abnormal data indicating a fail bit and controls to repair fail memory cells in the first memory bank according to the judgment.
摘要翻译：提供一种包括邮包修复控制电路和邮包修复方法的半导体存储器件，以在后期封装修复期间不使用具有故障位图存储器的昂贵的测试设备来降低生产成本。半导体存储器件包括第一存储体（11），第二存储体（13）和后封装修复控制电路。后封装修复控制电路将从第一存储体读取的数据与从外部提供的数据进行比较，并将比较结果数据提供给第二存储体，并判断从第二存储体读取的比较结果数据是否具有异常数据，故障位和控制根据判断修复第一存储体中的故障存储单元。

5. 发明公开

KR1020080065483A ＰＢＴ 장치 및 그 방법 失效
标题翻译：并行测试装置可以减少测试时间及其方法
公开(公告)号：KR1020080065483A
公开(公告)日：2008-07-14
申请号：KR1020070002651
申请日：2007-01-09
申请人： 삼성전자주식회사
发明人： 조용환 , 천권수 , 장현순 , 서승환
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G11C5/04 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/2602
摘要： A PBT(Parallel Bit Test) apparatus and a method thereof are provided to reduce test cost by decreasing test time. According to a parallel bit test(PBT) apparatus comprised in each chip stacked in a multi chip package, a comparison part(420) outputs a representative data signal by judging consistency of a data signal inputted to perform a parallel bit test. A coding part(450) outputs the representative data signal to a desired data signal line, in response to a first test MRS signal. The first test MRS signal controls so that representative data signals outputted from each coding part comprised in the chip are outputted from different data signal line.
摘要翻译：提供了一种PBT（并行比特测试）装置及其方法，通过减少测试时间来降低测试成本。根据以多芯片封装堆叠的每个芯片中的并行比特测试（PBT）装置，比较部分（420）通过判断输入的数据信号的一致性来输出代表数据信号，以进行并行比特测试。编码部分（450）响应于第一测试MRS信号将代表数据信号输出到期望的数据信号线。第一测试MRS信号进行控制，使得从芯片中包含的每个编码部分输出的代表数据信号从不同的数据信号线输出。

6. 发明授权

KR100688502B1 하이 주파수 구현이 가능한 반도체 소자의 검사방법 失效
标题翻译：具有高频设备的半导体器件测试方法
公开(公告)号：KR100688502B1
公开(公告)日：2007-03-02
申请号：KR1020040084400
申请日：2004-10-21
申请人： 삼성전자주식회사
发明人： 조용환 , 박상규 , 백현석 , 김은식 , 서승환
IPC分类号： G01R31/28 , G01R31/3183
摘要： 하이 주파수 구현이 가능한 반도체 소자의 검사방법에 관해 개시한다. 이를 위해 본 발명은, 테스터의 드라이브(drive)를 통해 반도체 소자의 클록핀으로 클록 패턴을 인가하되, 클록패턴 내의 T1 및 T2 파형의 형태가 최소 테스트 레이트 (minimum test rate)의 중간지점에서 하이 고잉 에지(high going edge)가 시작되지 않고 최소 펄스폭(minimum pulse width)을 갖는 지점에서 하이 고잉 에지가 시작되는 제1 및 제2 클록패턴을 인가하고 이를 이용하여 반도체 소자의 AC 특성을 검사한다.
반도체 소자의 검사, AC 특성, 최소 테스트 레이트, 검사효율.

7. 发明公开

KR1020060035072A 하이 주파수 구현이 가능한 반도체 소자의 검사방법 失效
标题翻译：用于高频率器件的半导体器件测试方法
公开(公告)号：KR1020060035072A
公开(公告)日：2006-04-26
申请号：KR1020040084400
申请日：2004-10-21
申请人： 삼성전자주식회사
发明人： 조용환 , 박상규 , 백현석 , 김은식 , 서승환
IPC分类号： G01R31/28 , G01R31/3183
CPC分类号： G01R31/31922 , G01R31/2601 , G01R31/2844 , G11C29/56004
摘要： 하이 주파수 구현이 가능한 반도체 소자의 검사방법에 관해 개시한다. 이를 위해 본 발명은, 테스터의 드라이브(drive)를 통해 반도체 소자의 클록핀으로 클록 패턴을 인가하되, 클록패턴 내의 T1 및 T2 파형의 형태가 최소 테스트 레이트 (minimum test rate)의 중간지점에서 하이 고잉 에지(high going edge)가 시작되지 않고 최소 펄스폭(minimum pulse width)을 갖는 지점에서 하이 고잉 에지가 시작되는 제1 및 제2 클록패턴을 인가하고 이를 이용하여 반도체 소자의 AC 특성을 검사한다.
반도체 소자의 검사, AC 특성, 최소 테스트 레이트, 검사효율.

8. 发明公开

KR1020050087173A 반도체 제조설비용 기판지지장치 无效
标题翻译：用于半导体制造设备的基板支撑装置
公开(公告)号：KR1020050087173A
公开(公告)日：2005-08-31
申请号：KR1020040012806
申请日：2004-02-25
申请人： 삼성전자주식회사
发明人： 서승환
IPC分类号： H01L21/68
CPC分类号： H01L21/68785 , H01L21/67248
摘要： 반도체 제조설비용 기판지지장치는 상면에 웨이퍼를 안착시켜 소정의 온도로 가열하고, 저면에 다수의 배관이 연결된 페데스탈을 포함하며, 배관은 일측이 페데스탈의 저면에 고정되고, 타측의 외주면에 나사산이 형성된 제1파이프와, 일측이 제1파이프의 타측에 결합되며, 제1파이프와 결합되는 측에 외측으로 돌출되게 결합돌기가 형성된 제2파이프와, 제2파이프의 타측에서 삽입되며 일측에 내측으로 돌출되어 제2파이프의 결합돌기가 안착되는 결합턱이 형성되고, 타측에 제1파이프의 나사산에 대응되는 나사산이 형성된 연결부재를 포함한다.

9. 外观设计

KR3009225000000S 有权
公开(公告)号：KR3009225000000S
公开(公告)日：2017-09-11
申请号：KR3020170007898
申请日：2017-02-20
申请人： 삼성전자주식회사
设计人： 김주형 , 권중헌 , 홍진범 , 윤자웅 , 서승환

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