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1. 发明公开

KR1020160118630A 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 审中-实审
标题翻译：形成接线结构的布线结构方法及制造半导体器件的方法
公开(公告)号：KR1020160118630A
公开(公告)日：2016-10-12
申请号：KR1020150047026
申请日：2015-04-02
申请人： 삼성전자주식회사
发明人： 이종진 , 김락환 , 김병희 , 김진남 , 마츠다츠카사 , 박완수 , 이내인 , 장재원 , 정은지 , 차정옥 , 황재원 , 황정하
IPC分类号： H01L21/768 , H01L21/3205
CPC分类号： H01L21/76882 , H01L21/76807 , H01L21/76843 , H01L21/76864 , H01L21/76877 , H01L23/522 , H01L23/5226 , H01L23/5283 , H01L23/53238
摘要： 배선구조물형성방법에있어서, 기판상에하부구조물을형성한다. 하부구조물상에층간절연막을형성한다. 층간절연막을부분적으로제거하여비아홀 및더미비아홀을형성한다. 층간절연막의상부를부분적으로제거하여비아홀 및더미비아홀과동시에연통되는트렌치를형성한다. 비아홀 및더미비아홀을채우는제1 금속막을형성한다. 제1 금속막상에트렌치를채우는제2 금속막을형성한다.
摘要翻译：在形成布线结构的方法中，在基板上形成下部结构。在下部结构上形成绝缘中间层。部分去除绝缘中间层以形成至少一个通孔和虚拟通孔。绝缘中间层的上部被部分地去除以形成连接通孔和虚拟通孔的沟槽。形成填充通孔和虚拟通孔的第一金属层。填充沟槽的第二金属层形成在第一金属层上。

2. 发明公开

KR1020080005660A 반도체 장치의 비아 플러그 형성 방법 无效
标题翻译：在半导体器件中形成通孔的方法
公开(公告)号：KR1020080005660A
公开(公告)日：2008-01-15
申请号：KR1020060064258
申请日：2006-07-10
申请人： 삼성전자주식회사
发明人： 이현석 , 김락환 , 박인선 , 김준 , 김진홍 , 채민철 , 임현석 , 장경태
IPC分类号： H01L21/28
CPC分类号： H01L21/76814 , H01L21/31116 , H01L21/76843
摘要： A method for forming a via plug in a semiconductor device is provided to suppress shape transition of a via hole and form the via plug on a bottom metal wire from which a natural oxide film and a polymer are completely removed. A method for forming a via plug(122) in a semiconductor device includes the steps of: forming a bottom metal wire on a substrate(100); forming an interlayer insulating film(108) on the substrate and the bottom metal wire; forming a via hole for exposing the bottom metal wire by etching the interlayer insulating layer; removing a natural oxide film formed on the bottom metal wire exposed through the via hole by performing a plasma etching process using reaction gas containing nitrogen(N2), hydrogen(H2), and NF3; removing a polymer formed on a side wall of the via hole and the bottom metal wire by performing a sputter etching process using argon(Ar) gas; and forming the via plug on the bottom metal wire while filling the via hole.
摘要翻译：提供了一种用于在半导体器件中形成通孔插塞的方法，以抑制通孔的形状转变，并且在自然氧化膜和聚合物完全除去的底部金属线上形成通孔塞。一种在半导体器件中形成通孔塞的方法包括以下步骤：在基底上形成底部金属线; 在基板和底部金属丝上形成层间绝缘膜（108）; 通过蚀刻层间绝缘层形成用于暴露底部金属线的通孔; 通过使用含有氮（N 2），氢（H 2）和NF 3的反应气体进行等离子体蚀刻处理，去除通过通孔露出的底部金属线上形成的自然氧化膜; 通过使用氩（Ar）气体进行溅射蚀刻，除去形成在通孔侧壁和底部金属线上的聚合物; 以及在填充通孔时在底部金属丝上形成通孔塞。

3. 发明授权

KR100681274B1 커패시터 및 그 제조 방법 有权
标题翻译：电容器及其形成方法
公开(公告)号：KR100681274B1
公开(公告)日：2007-02-09
申请号：KR1020040097363
申请日：2004-11-25
申请人： 삼성전자주식회사
发明人： 조영주 , 임현석 , 김락환 , 김정욱 , 이현석
IPC分类号： H01L27/04
CPC分类号： H01L28/90 , H01L27/0207 , H01L27/10852 , H01L28/75
摘要： 고유전율을 갖는 커패시터 및 그 제조에서, 커패시터는 실린더형의 하부 전극과, 상기 하부 전극의 표면을 따라 금속 산화물로 이루어진 유전막이 구비된다. 또한, 상기 유전막의표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극으로 이루어지는 상부 전극이 구비된다. 상기 커패시터는 고유전율을 가지면서 상부 전극의 크랙 발생이 최소화되어 커패시턴스가 증가되고 누설 전류 특성이 우수하다.

4. 发明授权

KR100614803B1 커패시터 제조 방법 有权
标题翻译：制造电容器的方法
公开(公告)号：KR100614803B1
公开(公告)日：2006-08-22
申请号：KR1020040085672
申请日：2004-10-26
申请人： 삼성전자주식회사
发明人： 김현영 , 김락환 , 조영주 , 신원식
IPC分类号： H01L21/8242
CPC分类号： H01L28/91 , H01L27/0207 , H01L27/10852
摘要： 하부 전극이 금속 물질로 이루어지는 커패시터 제조 방법에서, 기판 상에 도전 패턴을 포함하는 층간 절연막을 형성하고, 층간 절연막 상에 제1 베리어막을 형성한다. 도전 패턴을 노출하는 개구부를 포함하는 몰드막을 형성하고, 개구부의 측벽에 제1 베리어막과 실질적으로 동일한 물질로 이루어진 제2 베리어막을 형성시킴으로서 제1 베리어막 및 제2 베리어막으로 이루어지는 베리어막 구조를 형성한다. 도전 패턴과 전기적으로 연결되고 베리어막이 외측벽을 감싸는 형상을 갖는 실린더형의 하부 전극을 형성한다. 하부 전극 상에 유전막 및 상부 전극을 각각 형성한다. 상기와 같은 방법에 의해 제조된 커패시터는 동작 불량이 감소되고 신뢰성이 향상될 수 있다.

5. 发明授权

KR100475456B1 반도체 장치의 배선 형성 방법 失效
标题翻译：制造半导体器件的电气布线的方法
公开(公告)号：KR100475456B1
公开(公告)日：2005-03-10
申请号：KR1020020084215
申请日：2002-12-26
申请人： 삼성전자주식회사
发明人： 김락환 , 홍종서 , 홍영기 , 홍준식 , 이주상
IPC分类号： H01L21/3205
摘要： 이웃하는 콘택들과의 접촉 불량이 감소되는 배선 형성 방법이 개시되어 있다. 반도체 기판 상에 제1 도전층을 형성한다. 상기 제1 도전층 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 마스크로 제1 도전층을 일부 두께만큼 등방성으로 식각하여, 상기 제1 도전층에 비해 두께가 감소되고 상기 하드 마스크 패턴 아래에 도전 물질이 돌출되어 상기 하드 마스크 패턴의 저면의 일부분을 지지하는 제2 도전층을 형성한다. 상기 하드 마스크 패턴을 마스크로 상기 제2 도전층을 이방성 식각하여, 상부 모서리 부위가 상대적으로 축소된 형태의 도전성 패턴 및 하드 마스크 패턴이 적층된 도전성 구조물을 형성하여 배선을 형성한다. 불량이 발생하기 쉬운 부위에 한하여 부분적으로 패턴의 폭이 축소되므로, 도전성 구조물은 각 패턴이 안정적으로 적층되면서도 브릿지 불량이 감소되는 효과가 있다.

6. 发明公开

KR1020040100319A 적어도 하나의 히팅 구역을 갖는 텅스텐 막 증착장비 无效
标题翻译： TUNGSTEN膜沉积设备至少有一个加热区，用于从TiN膜中去除含有气体的气体
公开(公告)号：KR1020040100319A
公开(公告)日：2004-12-02
申请号：KR1020030032618
申请日：2003-05-22
申请人： 삼성전자주식회사
发明人： 김락환 , 김영천
IPC分类号： H01L21/205
摘要： PURPOSE: A bit of tungsten film depositing equipment is provided to obtain a uniform tungsten film by removing impurity-containing gas from a TiN film using at least one heating zone such as a gas removing chamber and a wafer transfer module. CONSTITUTION: A bit of tungsten film depositing equipment includes a dedicated gas removing chamber and a wafer transfer module. The gas removing chamber(130) removes impurity-containing gas from a TiN layer of a semiconductor substrate before a tungsten film is deposited on the substrate. The wafer transfer module(120) removes the impurity containing gas from the TiN layer before the substrate is inserted in the gas removing chamber. The gas removing chamber includes a heater type stage. The wafer transfer module includes a lamp type stage.
摘要翻译：目的：提供一些钨膜沉积设备以通过使用诸如气体去除室和晶片转移模块的至少一个加热区从TiN膜去除含杂质的气体来获得均匀的钨膜。构成：一些钨膜沉积设备包括专用气体去除室和晶片转移模块。在将钨膜沉积在基板上之前，气体去除室（130）从半导体基板的TiN层去除含杂质的气体。在将衬底插入气体去除室之前，晶片转移模块（120）从TiN层去除含杂质的气体。气体去除室包括加热器级。晶片转移模块包括灯型级。

7. 发明公开

KR1020160051376A 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160051376A
公开(公告)日：2016-05-11
申请号：KR1020140151278
申请日：2014-11-03
申请人： 삼성전자주식회사
发明人： 김진남 , 마츠다,츠카사 , 김락환 , 김병희 , 이내인 , 이종진
IPC分类号： H01L21/60 , H01L21/28
CPC分类号： H01L23/485 , H01L21/7684 , H01L21/76846 , H01L21/76849 , H01L21/76882 , H01L23/49822 , H01L23/49866 , H01L23/5226 , H01L23/53209 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L23/53276 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： 금속배선의상면모양조절을통한, 금속배선의일렉트로마이그레이션내성을향상시킴으로써, 신뢰성이개선될수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상에, 제1 트렌치를포함하는제1 층간절연막, 상기제1 트렌치의측벽및 바닥면을따라서형성되고, 노블금속(noble metal)을포함하는제1 라이너막으로, 상기노블금속은 IUPAC(International Union of Pure and Applied Chemistry)의번호붙이기를따르는주기율표의 5 주기및 6 주기에속하고, 8 내지 10 그룹에속하는제1 라이너막, 및상기제1 라이너막상에, 상기제1 트렌치를채우는제1 금속배선으로, 상기제1 금속배선의상면은상기제1 트렌치의바닥면을향해볼록한모양을갖는제1 금속배선을포함한다
摘要翻译：本发明提供一种能够通过控制金属线的上部形状来提高金属线的电迁移公差，提高可靠性的半导体装置。半导体器件包括：第一层间绝缘膜，包括在衬底上的第一沟槽; 沿着第一沟槽的侧壁和地板表面形成的第一衬里膜，并且包括贵金属，其中贵金属属于周期表的周期5和6，符合国际上纯净和应用的联合的编号规则化学（IUPAC），也属于8至10组; 以及第一金属线，其用第一沟槽填充第一衬垫膜，并且其上表面朝向第一沟槽的地板表面凸出。

8. 发明公开

KR1020080098237A 상변화 메모리 소자 및 그 형성 방법 失效
标题翻译：相变材料存储器件及其形成方法
公开(公告)号：KR1020080098237A
公开(公告)日：2008-11-07
申请号：KR1020070043664
申请日：2007-05-04
申请人： 삼성전자주식회사
发明人： 조성래 , 배병재 , 이진일 , 박혜영 , 박영림 , 김락환
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L45/06 , G11C13/0004 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1666
摘要： A phase change material memory device and a method for forming the same are provided to reduce the contact area between the conductor and the phase change material layer. A phase change material memory device comprises the first insulating layer(60) which is provided to the top of the substrate and limits the opening(70); the first part provided to the bottom of the opening; the first conductor(95) including the second part which successively is provided from the first part along the side wall of opening; the variable resistance(113) which is connected to the second part of the first conductor and is provided along the side wall of opening; the second conductor provided on the variable resistance.
摘要翻译：提供相变材料存储装置及其形成方法以减少导体与相变材料层之间的接触面积。相变材料存储装置包括设置在基板的顶部并限制开口（70）的第一绝缘层（60）。第一部分提供到开口的底部; 所述第一导体（95）包括沿着所述开口的侧壁从所述第一部分连续设置的所述第二部分; 所述可变电阻器（113）连接到所述第一导体的第二部分并沿着开口的侧壁设置; 第二导体提供在可变电阻上。

9. 发明授权

KR100794657B1 반도체 장치의 배리어 금속막 형성 방법 失效
标题翻译：形成半导体器件阻挡金属层的方法
公开(公告)号：KR100794657B1
公开(公告)日：2008-01-14
申请号：KR1020060058960
申请日：2006-06-28
申请人： 삼성전자주식회사
发明人： 이현석 , 임현석 , 김락환 , 박인선
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/3205
CPC分类号： H01L21/7687 , H01L21/28556 , H01L27/24
摘要： 반도체 장치의 배리어 금속막 형성 방법을 제공한다. 이 방법은 반도체기판의 상부면에 배리어 금속막을 형성한 후, 반도체기판 상에 전극막을 형성하는 단계를 포함한다. 이때, 배리어 금속막을 형성하는 단계는 티타늄막의 증착 단계 및 증착된 티타늄막의 질화 단계를 포함하는 한 주기의 공정을 적어도 두 번 반복하여 실시하는 것을 특징으로 한다.

10. 发明公开

KR1020080000989A 반도체 장치의 배리어 금속막 형성 방법 失效
标题翻译：形成半导体器件的障碍金属层的方法
公开(公告)号：KR1020080000989A
公开(公告)日：2008-01-03
申请号：KR1020060058960
申请日：2006-06-28
申请人： 삼성전자주식회사
发明人： 이현석 , 임현석 , 김락환 , 박인선
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/3205
CPC分类号： H01L21/7687 , H01L21/28556 , H01L27/24 , H01L21/823468
摘要： A method of forming a barrier metal layer in a semiconductor device is provided to improve contact resistance between a silicon layer and a bottom electrode by forming a cyclic titanium layer between the silicon layer and the bottom electrode. A semiconductor substrate is prepared, and then a barrier metal layer is formed on a top surface of the semiconductor substrate. An electrode layer is formed on the semiconductor substrate. The step of forming the barrier metal layer includes performing a cyclic process repeatedly at least two times. The cyclic process comprises depositing a titanium layer and nitriding the deposited titanium layer. The step of depositing the titanium layer is performed by using TiCl4 gas as a source gas and the step of nitriding the deposited titanium layer is performed by using a process gas containing NH3 gas or N2 gas.
摘要翻译：提供一种在半导体器件中形成阻挡金属层的方法，以通过在硅层和底部电极之间形成环状钛层来改善硅层与底部电极之间的接触电阻。制备半导体衬底，然后在半导体衬底的顶表面上形成阻挡金属层。在半导体衬底上形成电极层。形成阻挡金属层的步骤包括重复进行至少两次循环处理。循环过程包括沉积钛层并氮化沉积的钛层。通过使用TiCl 4气体作为源气体来进行沉积钛层的步骤，并且使用含有NH 3气体或N 2气体的处理气体进行氮化沉积钛层的步骤。

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