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1. 发明授权

KR102127807B1 전자 부품 및 이의 제작 방법 有权
公开(公告)号：KR102127807B1
公开(公告)日：2020-06-29
申请号：KR1020180110896
申请日：2018-09-17
申请人： 삼성전기주식회사
发明人： 이종필 , 다나카이치로 , 유두호 , 최현준 , 김형곤 , 노형석 , 김정일
IPC分类号： H01C17/065 , H01C17/28 , H01C7/00 , H01C1/14

2. 发明公开

KR1020140142847A 어레이 타입 칩 저항기 및 그 제조 방법 有权
标题翻译：阵列型芯片电阻及其制造方法
公开(公告)号：KR1020140142847A
公开(公告)日：2014-12-15
申请号：KR1020130064483
申请日：2013-06-05
申请人： 삼성전기주식회사
发明人： 김정일 , 황하성 , 김해인 , 다나카이치로 , 권오성
IPC分类号： H01C7/00 , H01C17/02
CPC分类号： H01L28/20 , H01C1/01 , H01C1/14 , H01C1/142 , H01C7/003 , H01C17/281 , H01L28/24
摘要： 본 발명은 어레이 타입 칩 저항기에 관한 것이다. 본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기는 칩 본체; 상기 칩 본체의 하면 양측부에 배치되며, 상기 칩 본체의 모서리까지 연장 형성된 4 쌍의 하부 전극; 상기 하부 전극이 상기 칩 본체의 측면으로 연장되어 형성된 측면 전극; 및 상기 칩 본체 하면의 상기 하부 전극 사이에 개재되며, 상기 하부 전극과 접촉부를 통해 전기적으로 연결되는 저항체;를 포함하고, 상기 측면 전극의 폭을 d1이라 하고, 서로 인접하는 상기 측면 전극 간의 거리를 d2라 하며, 상기 측면 전극의 높이를 h라고 할 때, d1/d2가 0.5 내지 1.5 인 경우에, h의 값은 4,300/d1 um 이상이고, 0.24d2 + 87.26 um 이하일 수 있다.
摘要翻译：本发明涉及一种阵列型片式电阻器。阵列式芯片电阻器包括芯片的主体; 四对下电极，其布置在芯片的主体的下侧的两端并延伸到芯片的主体的角部; 形成为延伸到芯片的主体侧的侧电极; 以及通过下电极和接触单元电连接并安装在芯片主体下侧的下电极的电阻器。当d1是侧电极的宽度时，d2在相邻的侧电极之间，h是侧电极的高度，h大于4300 / d1um，当d1 / d2为 0.5至1.5。

3. 发明授权

KR101412951B1 칩 저항기 및 이의 제조 방법 有权
标题翻译：电阻及其制造方法
公开(公告)号：KR101412951B1
公开(公告)日：2014-06-26
申请号：KR1020120090322
申请日：2012-08-17
申请人： 삼성전기주식회사
发明人： 김용민 , 김정일 , 다나카이치로 , 김영태 , 강헌구
IPC分类号： H01C7/00 , H01C17/06
CPC分类号： H01C7/00 , H01C7/003 , H01C17/006 , H01C17/065 , H01C17/06526 , Y10T29/49082
摘要： 본 발명은 세라믹 기판, 상기 세라믹 기판의 일 면에 형성된 접합부, 접합부 상에 형성된 저항체를 포함하며, 상기 접합부는 구리(Cu), 니켈(Ni) 및 구리-니켈(Cu-Ni) 중 적어도 하나를 포함하는 칩 저항기에 관한 것이다.

4. 发明公开

KR1020120060541A 칩 저항기 및 그 제조 방법 无效
标题翻译：芯片电阻及其制造方法
公开(公告)号：KR1020120060541A
公开(公告)日：2012-06-12
申请号：KR1020100122086
申请日：2010-12-02
申请人： 삼성전기주식회사
发明人： 김정일 , 하나무라,토시히로 , 캄바라,시게루 , 서기원
IPC分类号： H01C1/14 , H01C17/28
CPC分类号： H01C1/148 , H01C1/142 , H01C17/006 , H01C17/02 , H01C17/065
摘要： PURPOSE: A chip resister and a manufacturing method thereof are provided to improve the electric characteristics of a chip resister by increasing the length and effective area of a resistance. CONSTITUTION: A resistance(20) is prepared on the top of an insulating substrate(10). A part of each end of the resistance is exposed o the insulating substrate. The resistance comprises a material like nickel chrome. An inner protective layer(30) is formed to expose both ends of the resistance. First and second electrodes(41,43) are formed to cover both ends of the resistance and both ends of the inner protective layer. An outer protective layer(35) is formed on the top of the first and second electrodes to cover a part of the first electrode and a part of the second electrode.
摘要翻译：目的：提供一种芯片电阻及其制造方法，通过增加电阻的长度和有效面积来提高芯片电阻的电特性。构成：在绝缘基板（10）的顶部准备电阻（20）。电阻的每一端的一部分暴露在绝缘基板上。电阻包括镍铬等材料。形成内部保护层（30）以露出电阻的两端。形成第一和第二电极（41,43）以覆盖电阻的两端和内部保护层的两端。外保护层（35）形成在第一和第二电极的顶部上，以覆盖第一电极的一部分和第二电极的一部分。

5. 发明授权

KR102067174B1 3단자 적층형 커패시터 有权
公开(公告)号：KR102067174B1
公开(公告)日：2020-01-15
申请号：KR1020170149826
申请日：2017-11-10
申请人： 삼성전기주식회사
发明人： 이종필 , 김정일 , 정진만 , 김영기 , 주진경
IPC分类号： H01G4/012 , H01G4/232 , H01G4/30

6. 发明授权

KR101499716B1 어레이 타입 칩 저항기 및 그 제조 방법 有权
标题翻译：阵列型芯片电阻及其制造方法
公开(公告)号：KR101499716B1
公开(公告)日：2015-03-09
申请号：KR1020130064483
申请日：2013-06-05
申请人： 삼성전기주식회사
发明人： 김정일 , 황하성 , 김해인 , 다나카이치로 , 권오성
IPC分类号： H01C7/00 , H01C17/02
CPC分类号： H01L28/20 , H01C1/01 , H01C1/14 , H01C1/142 , H01C7/003 , H01C17/281 , H01L28/24
摘要： 본 발명은 어레이 타입 칩 저항기에 관한 것이다. 본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기는 칩 본체; 상기 칩 본체의 하면 양측부에 배치되며, 상기 칩 본체의 모서리까지 연장 형성된 4 쌍의 하부 전극; 상기 하부 전극이 상기 칩 본체의 측면으로 연장되어 형성된 측면 전극; 및 상기 칩 본체 하면의 상기 하부 전극 사이에 개재되며, 상기 하부 전극과 접촉부를 통해 전기적으로 연결되는 저항체;를 포함하고, 상기 측면 전극의 폭을 d1이라 하고, 서로 인접하는 상기 측면 전극 간의 거리를 d2라 하며, 상기 측면 전극의 높이를 h라고 할 때, d1/d2가 0.5 내지 1.5 인 경우에, h의 값은 4,300/d1 um 이상이고, 0.24d2 + 87.26 um 이하일 수 있다.

7. 发明公开

KR1020140023819A 칩 저항기 및 이의 제조 방법 有权
标题翻译：电阻及其制造方法
公开(公告)号：KR1020140023819A
公开(公告)日：2014-02-27
申请号：KR1020120090322
申请日：2012-08-17
申请人： 삼성전기주식회사
发明人： 김용민 , 김정일 , 다나카이치로 , 김영태 , 강헌구
IPC分类号： H01C7/00 , H01C17/06
CPC分类号： H01C7/00 , H01C7/003 , H01C17/006 , H01C17/065 , H01C17/06526 , Y10T29/49082
摘要： The present invention relates to a chip resistor and a method for manufacturing the same. According to one embodiment of the present invention, the chip resistor includes a ceramic substrate; a bonding part formed on one side of the ceramic substrate; and a resistance formed on the bonding part. The bonding part includes at least one among Cu, Ni, and Cu-Ni.
摘要翻译：芯片电阻及其制造方法技术领域本发明涉及片状电阻及其制造方法。根据本发明的一个实施例，片式电阻器包括陶瓷衬底; 形成在所述陶瓷基板的一侧的接合部; 以及形成在所述接合部上的电阻。结合部分包括Cu，Ni和Cu-Ni中的至少一种。

8. 发明公开

KR1020190041448A 칩 저항 소자 어셈블리 审中-实审
公开(公告)号：KR1020190041448A
公开(公告)日：2019-04-22
申请号：KR1020190043577
申请日：2019-04-15
申请人： 삼성전기주식회사
发明人： 유두호 , 김영기 , 남정민 , 김정일
IPC分类号： H01C17/00 , H01C17/22

9. 发明公开

KR1020140138356A 어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 칩 저항기 有权
标题翻译：制造阵列型芯片电阻的方法和方法制作的阵列芯片电阻
公开(公告)号：KR1020140138356A
公开(公告)日：2014-12-03
申请号：KR1020130059101
申请日：2013-05-24
申请人： 삼성전기주식회사
发明人： 김정일 , 다나카이치로 , 김해인 , 박성호
IPC分类号： H01C17/06 , H01C13/02
CPC分类号： H01C17/065 , H01C1/142 , H01C17/006 , H05K3/3442 , H05K2201/10636
摘要： 본 발명은 상면에 상부 전극이 형성되고, 하면에 상기 상부 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계; 상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계; 상기 칩 본체를 적층하는 단계; 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계; 및 상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계;를 포함하는 어레이 타입 칩 저항기 제조 방법에 관한 것이다.
摘要翻译：本发明涉及一种阵列型片式电阻器的制造方法，其特征在于，具备：形成有在其上表面形成有上部电极的基板，与该上部电极相对的下部电极以及位于下部电极之间的电阻器在其下表面上; 通过将衬底蚀刻成相同的尺寸并根据尺寸分割蚀刻结果来提供芯片体; 堆叠芯片体; 在堆叠的芯片主体的侧表面沿着侧面电极图形形成侧面掩模层; 以及在形成侧面掩模层的层叠芯片体的侧面形成侧面电极。

10. 发明授权

KR102127806B1 전자 부품 및 이의 제작 방법 有权
公开(公告)号：KR102127806B1
公开(公告)日：2020-06-29
申请号：KR1020180110895
申请日：2018-09-17
申请人： 삼성전기주식회사
发明人： 이종필 , 유두호 , 김형곤 , 김정일 , 최현준 , 노형석
IPC分类号： H01C17/065 , H01C17/28 , H01C7/00 , H01C1/14

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