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1. 发明授权

KR100316041B1 블럭기록을큰버스폭으로할수있는반도체기억장치 失效
公开(公告)号：KR100316041B1
公开(公告)日：2002-04-24
申请号：KR1019980036660
申请日：1998-09-05
申请人： 미쓰비시덴키 가부시키가이샤 , 미 쯔비시 일렉트릭 엔지니어링 캄파니 리미티드
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 하따께나까마꼬또 , 마쯔무라마사시
IPC分类号： G11C11/407
摘要： 본 발명은 서브 블럭(0)에 포함되는 열은 제1 및 제2 그룹으로 분할된다. 제1 그룹 중에 불량 메모리 셀 열이 존재할 경우, 어드레스 비교 회로(450)에 의해 용장 메모리 셀 열을 선택하기 위한 신호(SPA)가 활성화하면, 프로그래밍 회로(500) 중에 프로그래밍되어 있던 정보에 따라 선택 금지 신호(/NED-1)가 "L" 레벨로 되어 제1 그룹의 열의 선택은 금지되고, 용장 메모리 셀 열 선택 신호(SCSL)는 활성화된다. 한편, 제2 열 그룹에 대해서는 통상대로 선택 동작이 행해진다.

2. 发明公开

KR1019990066752A 블럭기록을큰버스폭으로할수있는반도체기억장치 失效
标题翻译：具有大总线宽度的半导体存储器件用于块写入
公开(公告)号：KR1019990066752A
公开(公告)日：1999-08-16
申请号：KR1019980036660
申请日：1998-09-05
申请人： 미쓰비시덴키 가부시키가이샤 , 미 쯔비시 일렉트릭 엔지니어링 캄파니 리미티드
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 하따께나까마꼬또 , 마쯔무라마사시
IPC分类号： G11C11/407
摘要： 본 발명은 서브 블럭(0)에 포함되는 열은 제1 및 제2 그룹으로 분할된다. 제1 그룹 중에 불량 메모리 셀 열이 존재할 경우, 어드레스 비교 회로(450)에 의해 용장 메모리 셀 열을 선택하기 위한 신호(SPA)가 활성화하면, 프로그래밍 회로(500) 중에 프로그래밍되어 있던 정보에 따라 선택 금지 신호(/NED-1)가 "L" 레벨로 되어 제1 그룹의 열의 선택은 금지되고, 용장 메모리 셀 열 선택 신호(SCSL)는 활성화된다. 한편, 제2 열 그룹에 대해서는 통상대로 선택 동작이 행해진다.

3. 发明授权

KR100311328B1 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 失效
标题翻译：具有大内部总线宽度的半导体集成电路器件，包括存储器和逻辑电路
公开(公告)号：KR100311328B1
公开(公告)日：2001-11-02
申请号：KR1019990006175
申请日：1999-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 하따께나까마꼬또 , 도미시마시게끼 , 야마자끼아끼라
IPC分类号： G11C11/407
CPC分类号： G11C11/4074 , G11C5/147
摘要： DRAM(1) 내부에외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc1)을발생하는내부전원회로(11) 및외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc2)을발생하는내부전원회로(12)를설치한다. 센스앰프(25)는내부전원전압(Vcc1)에의해동작하고, 기록드라이버(23) 및 GI/O선프리차지회로(24)는내부전원전압(Vcc2)에의해동작하며, 주변회로(90)는외부전원전압(Ext. Vcc)에의해동작한다. 그결과, 기록드라이버(23), GI/O선프리차지회로(24)의동작에의해센스앰프(25), 주변회로(90)가영향을받는일은없다.

4. 发明授权

KR100353382B1 반도체집적회로장치 失效
公开(公告)号：KR100353382B1
公开(公告)日：2002-11-18
申请号：KR1019980041462
申请日：1998-10-01
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
摘要： 칩 점유면적을 증가시키지 않고 고속이고 또한 안정하게 동작하는 멀티 뱅크 메모리를 포함하는 반도체 집적 회로 장치를 제공한다.
직사각형 형상의 DRAM 매크로(3)의 4분할 영역에 서브 뱅크(4a∼4d)를 배치하고, 이들 서브 뱅크 사이의 소정 영역(10)에 뱅크 제어 회로(7a, 7b)를 배치하고 또한 내부 리드/라이트 데이터 버스(5a, 5b)를 이 뱅크 제어 회로가 배치되는 영역과 다른 영역에 배치한다. 뱅크 제어 회로와 내부 리드/라이트 데이터 버스에 교차부가 존재하지 않고, 뱅크 제어 회로를 효율적으로 배치하여 그의 레이아웃 면적을 저감한다.

5. 发明公开

KR1020020023844A 반도체 장치 失效
标题翻译：适用于与逻辑集成的多银行半导体存储器件
公开(公告)号：KR1020020023844A
公开(公告)日：2002-03-29
申请号：KR1020010083246
申请日：2001-12-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
CPC分类号： G11C5/14 , G11C8/12
摘要： PURPOSE: A semiconductor integrated circuit device is provided to include a multi-bank memory having an appropriate layout suitable for a logic process circuit device. CONSTITUTION: A semiconductor integrated circuit device(1) includes a processor(CPU)(2) integrated on a semiconductor chip and a DRAM macro(3) serving as a main memory for the CPU(2). DRAM macro(3) has a rectangular shape and includes subbanks(4a,4b,4c,4d) arranged respectively in four regions. Subbanks(4a,4c) constitute a bank A and sub banks(4b,4d) constitute a bank B. These subbanks(4a-4d) have the same configuration. Specifically, subbank(4a) includes a memory array(4aa) having a plurality of dynamic memory cells arranged in rows and columns, a row decoder(4ab) for driving a row in memory array(4aa) into a selected state, a column decoder(4ac) for selecting a column in memory array(4aa), and a preamplifier.write driver block(4ad) which reads/writes data from/into a memory cell selected by row decoder(4ab) and column decoder(4ac). Similarly, subbank(4b) includes a memory array(4ba), a row decoder(4bb), a column decoder(4bc) and a preamplifier.write driver block(4bd). Subbank(4c) includes a memory array(4ca), a row decoder(4cb), a column decoder(4cc) and a preamplifier.write driver block(4cd). Subbank(4d) includes a memory array(4da, a row decoder(4db), a column decoder(4dc) and a preamplifier.write driver block(4dd).
摘要翻译：目的：提供半导体集成电路器件以包括具有适于逻辑处理电路器件的适当布局的多存储体存储器。构成：半导体集成电路器件（1）包括集成在半导体芯片上的处理器（CPU）（2）和用作CPU（2）的主存储器的DRAM宏（3）。 DRAM宏（3）具有矩形形状并且包括分别布置在四个区域中的子库（4a，4b，4c，4d）。子库（4a，4c）构成存储体A，子存储体（4b，4d）构成存储体B.这些子存储体（4a-4d）具有相同的结构。具体地，子库（4a）包括具有排列成行和列的多个动态存储单元的存储器阵列（4aa），用于将存储器阵列（4aa）中的行驱动为选择状态的行解码器（4ab），列解码器（4a），用于选择存储器阵列（4aa）中的列，以及从/从行解码器（4ab）和列解码器（4ac）选择的存储单元中读/写数据的前置放大器。写入驱动器块（4ad）。类似地，子库（4b）包括存储器阵列（4ba），行解码器（4bb），列解码器（4bc）和前置放大器。写驱动器块（4bd）。子库（4c）包括存储器阵列（4ca），行解码器（4cb），列解码器（4cc）和前置放大器。写入驱动器块（4cd）。子库（4d）包括存储器阵列（4da，行解码器（4db）），列解码器（4dc）和前置放大器。写入驱动器块（4dd）。

6. 发明公开

KR1019990082709A 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 失效
标题翻译：具有大内部总线宽度的半导体集成电路器件，包括存储器和逻辑电路
公开(公告)号：KR1019990082709A
公开(公告)日：1999-11-25
申请号：KR1019990006175
申请日：1999-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 하따께나까마꼬또 , 도미시마시게끼 , 야마자끼아끼라
IPC分类号： G11C11/407
CPC分类号： G11C11/4074 , G11C5/147
摘要： DRAM(1) 내부에외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc1)을발생하는내부전원회로(11) 및외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc2)을발생하는내부전원회로(12)를설치한다. 센스앰프(25)는내부전원전압(Vcc1)에의해동작하고, 기록드라이버(23) 및 GI/O선프리차지회로(24)는내부전원전압(Vcc2)에의해동작하며, 주변회로(90)는외부전원전압(Ext. Vcc)에의해동작한다. 그결과, 기록드라이버(23), GI/O선프리차지회로(24)의동작에의해센스앰프(25), 주변회로(90)가영향을받는일은없다.

7. 发明授权

KR100388411B1 반도체 장치 失效
标题翻译： 반도체장치
公开(公告)号：KR100388411B1
公开(公告)日：2003-06-25
申请号：KR1020010083246
申请日：2001-12-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
CPC分类号： G11C5/14 , G11C8/12
摘要： Subbanks are arranged in four regions of a DRAM macro having a rectangular shape, bank control circuits are arranged in a prescribed region between these subbanks, and internal read/write data buses are arranged in a region different from the region where the bank control circuits are arranged. Since there is no crossing of the bank control circuits and the internal read/write data buses, the bank control circuits can be efficiently arranged to reduce the layout area. Accordingly, a semiconductor integrated circuit device including multi-bank memories which operates stably at high speed can be provided without increase of an area occupied by a chip.
摘要翻译：在具有矩形形状的DRAM宏的四个区域中布置子排，在这些子排之间的规定区域中排列排列控制电路，并且将内部读/写数据总线排列在与排控制排放区域不同的区域中安排。由于没有存储体控制电路和内部读/写数据总线的交叉，因此可以有效地布置存储体控制电路以减小布局面积。因此，可以提供包括以高速稳定工作的多存储体存储器的半导体集成电路器件，而不增加芯片占用的面积。

8. 发明公开

KR1019990036789A 반도체집적회로장치 失效
公开(公告)号：KR1019990036789A
公开(公告)日：1999-05-25
申请号：KR1019980041462
申请日：1998-10-01
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
摘要： 칩 점유면적을 증가시키지 않고 고속이고 또한 안정하게 동작하는 멀티 뱅크 메모리를 포함하는 반도체 집적 회로 장치를 제공한다.
직사각형 형상의 DRAM 매크로(3)의 4분할 영역에 서브 뱅크(4a∼4d)를 배치하고, 이들 서브 뱅크 사이의 소정 영역(10)에 뱅크 제어 회로(7a, 7b)를 배치하고 또한 내부 리드/라이트 데이터 버스(5a, 5b)를 이 뱅크 제어 회로가 배치되는 영역과 다른 영역에 배치한다. 뱅크 제어 회로와 내부 리드/라이트 데이터 버스에 교차부가 존재하지 않고, 뱅크 제어 회로를 효율적으로 배치하여 그의 레이아웃 면적을 저감한다.

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