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1. 发明公开

KR1020020023844A 반도체 장치 失效
标题翻译：适用于与逻辑集成的多银行半导体存储器件
公开(公告)号：KR1020020023844A
公开(公告)日：2002-03-29
申请号：KR1020010083246
申请日：2001-12-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
CPC分类号： G11C5/14 , G11C8/12
摘要： PURPOSE: A semiconductor integrated circuit device is provided to include a multi-bank memory having an appropriate layout suitable for a logic process circuit device. CONSTITUTION: A semiconductor integrated circuit device(1) includes a processor(CPU)(2) integrated on a semiconductor chip and a DRAM macro(3) serving as a main memory for the CPU(2). DRAM macro(3) has a rectangular shape and includes subbanks(4a,4b,4c,4d) arranged respectively in four regions. Subbanks(4a,4c) constitute a bank A and sub banks(4b,4d) constitute a bank B. These subbanks(4a-4d) have the same configuration. Specifically, subbank(4a) includes a memory array(4aa) having a plurality of dynamic memory cells arranged in rows and columns, a row decoder(4ab) for driving a row in memory array(4aa) into a selected state, a column decoder(4ac) for selecting a column in memory array(4aa), and a preamplifier.write driver block(4ad) which reads/writes data from/into a memory cell selected by row decoder(4ab) and column decoder(4ac). Similarly, subbank(4b) includes a memory array(4ba), a row decoder(4bb), a column decoder(4bc) and a preamplifier.write driver block(4bd). Subbank(4c) includes a memory array(4ca), a row decoder(4cb), a column decoder(4cc) and a preamplifier.write driver block(4cd). Subbank(4d) includes a memory array(4da, a row decoder(4db), a column decoder(4dc) and a preamplifier.write driver block(4dd).
摘要翻译：目的：提供半导体集成电路器件以包括具有适于逻辑处理电路器件的适当布局的多存储体存储器。构成：半导体集成电路器件（1）包括集成在半导体芯片上的处理器（CPU）（2）和用作CPU（2）的主存储器的DRAM宏（3）。 DRAM宏（3）具有矩形形状并且包括分别布置在四个区域中的子库（4a，4b，4c，4d）。子库（4a，4c）构成存储体A，子存储体（4b，4d）构成存储体B.这些子存储体（4a-4d）具有相同的结构。具体地，子库（4a）包括具有排列成行和列的多个动态存储单元的存储器阵列（4aa），用于将存储器阵列（4aa）中的行驱动为选择状态的行解码器（4ab），列解码器（4a），用于选择存储器阵列（4aa）中的列，以及从/从行解码器（4ab）和列解码器（4ac）选择的存储单元中读/写数据的前置放大器。写入驱动器块（4ad）。类似地，子库（4b）包括存储器阵列（4ba），行解码器（4bb），列解码器（4bc）和前置放大器。写驱动器块（4bd）。子库（4c）包括存储器阵列（4ca），行解码器（4cb），列解码器（4cc）和前置放大器。写入驱动器块（4cd）。子库（4d）包括存储器阵列（4da，行解码器（4db）），列解码器（4dc）和前置放大器。写入驱动器块（4dd）。

2. 发明公开

KR1019990082709A 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 失效
标题翻译：具有大内部总线宽度的半导体集成电路器件，包括存储器和逻辑电路
公开(公告)号：KR1019990082709A
公开(公告)日：1999-11-25
申请号：KR1019990006175
申请日：1999-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 하따께나까마꼬또 , 도미시마시게끼 , 야마자끼아끼라
IPC分类号： G11C11/407
CPC分类号： G11C11/4074 , G11C5/147
摘要： DRAM(1) 내부에외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc1)을발생하는내부전원회로(11) 및외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc2)을발생하는내부전원회로(12)를설치한다. 센스앰프(25)는내부전원전압(Vcc1)에의해동작하고, 기록드라이버(23) 및 GI/O선프리차지회로(24)는내부전원전압(Vcc2)에의해동작하며, 주변회로(90)는외부전원전압(Ext. Vcc)에의해동작한다. 그결과, 기록드라이버(23), GI/O선프리차지회로(24)의동작에의해센스앰프(25), 주변회로(90)가영향을받는일은없다.

3. 发明公开

KR1019950020731A 신호선의 레벨유지를 위한 반도체 기억장치 失效
标题翻译：半导体存储器件用于维持信号线的电平
公开(公告)号：KR1019950020731A
公开(公告)日：1995-07-24
申请号：KR1019940037389
申请日：1994-12-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아리모쪼가주따미 , 도미시마시게끼 , 히다까히데또
IPC分类号： G11C11/407
摘要： 메모리 어레이 MA
0 는 센스 앰프 스트립(SA
0 , SA
1 )에 의해 4개의 서브 메모리 어레이(SBMA
0 -SBMA
3 )로 나누어 진다.
각 서브 메모리 어레이에 속한 워드 드라이버는 대응하는 세그먼트 승압 신호선(SL
0 -SL
3 )에 접속된다.
휴즈(57, 58, 59, 60)는 각 세그먼트 승압 신호선(SL
0 -SL
3 )에 접속된다.
휴즈가 끊어짐에 의해서, 끊어진 휴즈에 대응하는 서브 메모리 어레이(SBMA)는 더이상 사용되지 않는다.
더 이상 사용되지 않는 서브 메모리 어레이(SBMA)는 스페어 메모리 어레이(SMA)의 스페어 서브 메모리 어레이(SSBMA)와 치환된다.

4. 发明授权

KR100311328B1 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 失效
标题翻译：具有大内部总线宽度的半导体集成电路器件，包括存储器和逻辑电路
公开(公告)号：KR100311328B1
公开(公告)日：2001-11-02
申请号：KR1019990006175
申请日：1999-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 하따께나까마꼬또 , 도미시마시게끼 , 야마자끼아끼라
IPC分类号： G11C11/407
CPC分类号： G11C11/4074 , G11C5/147
摘要： DRAM(1) 내부에외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc1)을발생하는내부전원회로(11) 및외부전원전압(Ext. Vcc)을받아서내부전원전압(Vcc2)을발생하는내부전원회로(12)를설치한다. 센스앰프(25)는내부전원전압(Vcc1)에의해동작하고, 기록드라이버(23) 및 GI/O선프리차지회로(24)는내부전원전압(Vcc2)에의해동작하며, 주변회로(90)는외부전원전압(Ext. Vcc)에의해동작한다. 그결과, 기록드라이버(23), GI/O선프리차지회로(24)의동작에의해센스앰프(25), 주변회로(90)가영향을받는일은없다.

5. 发明授权

KR100165908B1 반도체 기억장치 失效
公开(公告)号：KR100165908B1
公开(公告)日：1999-02-01
申请号：KR1019940026234
申请日：1994-10-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히다까히데또 , 아사꾸라미끼오 , 후지시마가주야수 , 오오이시쭈까사 , 아리모또가주따미 , 도미시마시게끼 , 쭈꾸데마사끼
IPC分类号： G11C11/401
CPC分类号： G11C11/4085 , G11C5/14 , G11C5/147 , G11C7/062 , G11C7/067 , G11C7/12 , G11C7/14 , G11C8/08 , G11C11/4074 , G11C11/4091
摘要： 제1 및 제2트랜지스터(Tr1, Tr2)의 드레인은 메모리셀의 전위의 결정에 관계되는 센스증폭기(5)와 같은 내부회로의 로우레벨 라인에 접속된다.
제1트랜지스터(Tr1)는 게이트가 센스 구동선(30)에 다이오드-접속되며, 소스는 접지된다.
제2트랜지스터(Tr2)는 게이트에서 내부발생신호(Ф)를 받으며 소스가 접지된다.
스탠바이시에는, 센스 구동선의 전위는 상기 워드선의 로우레벨보다 제1트랜지스터(Tr1)의 한계전압 Vthn 만큼 높게 설정되고 더미 GND 저위 Vss'로 사용되며, 활성화상태에서는, 제2트랜지스터(Tr2)가 도통되어 센스 구동선(30)의 더미 GND 전위 Vss' 로부터 부상하는 것을 방지한다.

6. 发明公开

KR1019980046291A 반도체 기억 장치 失效
公开(公告)号：KR1019980046291A
公开(公告)日：1998-09-15
申请号：KR1019960064609
申请日：1996-12-12
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 도미시마시게끼 , 아리모또가즈따미
IPC分类号： G11C11/401
摘要： 메모리셀의 면적을 증가시키기 않고 보디 영역에 축적된 다수 캐리어를 배출할 수 있는 SOI 구조의 반도체 기억 장치를 제공한다.
보디 리플레시 회로(265)는 보디 리플레시 지시 신호(BRE#, BREj, BREk)에 따라서 로컬 로우계 제어 회로(132)로부터의 로우계 제어 신호 및 비트선 프리차지 전압을 조정한다. 보디 리플레시가 지정되었을 때에는, 보디 리플레시가 CBR 리플레시와 병행해서 행해질 때에는, 시프트 레지스터(SR)의 출력 신호에 따라서 열선택선(CSL)이 선택 상태로 구동되어 기입 회로(170)로부터의 L 레벨의 데이타가 선택 비트선쌍의 각 비트선으로 전달된다. 셀프 리플레시 시에는 비트선 이퀄라이즈 회로군(BZQa)에 공급되는 비트선 프리차지 전압 VBLj가 L 레벨의 전압 레벨로 저하된다.

7. 发明授权

KR100290696B1 고속 동작이 가능한 용장 셀을 포함하는 반도체 기억 장치 失效
标题翻译：具有高速操作且包括冗余电池的半导体存储器件
公开(公告)号：KR100290696B1
公开(公告)日：2001-05-15
申请号：KR1019990004049
申请日：1999-02-05
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 쯔지다까하루 , 오오이시쯔까사 , 가또히로시 , 도미시마시게끼 , 시마노히로끼
IPC分类号： G11C29/00
CPC分类号： G11C29/84 , G11C29/844
摘要： 고속화또한효율적으로치환가능한반도체기억장치를제공한다. 본발명의반도체기억장치에서는, 용장(redundancy) 판정회로(20)의용장판정과독립적으로, 어드레스신호를디코드한결과에응답하여대응하는노멀블럭에서의워드선을선택상태로하는워드선활성화신호 (서브디코드신호)를활성화한다. WL 드라이버(4)는노멀블럭에서의워드선을선택하는드라이버부분과, 용장블럭에서의스페어워드선을선택하는드라이버부분을구비한다. 용장판정회로(20)에서의용장판정의결과, 용장미사용인경우, 활성화한서브디코드신호를비활성화한다. 용장판정의결과가용장사용인경우, 활성화한서브디코드신호를이용하여대응하는워드선을선택상태로한다.

8. 发明授权

KR100122295B1 반도체 집적회로 장치에서 안정하게 동작하는 신호출력회로 및 그의 전원배선의 배치 失效
标题翻译：信号输出电路在半导体激励电路设备中的稳定运行和电源互连的布置
公开(公告)号：KR100122295B1
公开(公告)日：1997-11-12
申请号：KR1019930019739
申请日：1993-09-25
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 도미시마시게끼 , 히다까히데또 , 쯔루다다까히로 , 히로세마사까즈
IPC分类号： H01L27/04
CPC分类号： G11C7/1057 , G11C5/14 , G11C7/1051 , H03K17/164
摘要： 칩상에 형성되고 전원 전위를 받는 패드, 접지 전위를 받는 패드와 각 패드에 접속되고 칩의 주위를 따라 루프 방식으로 형성된 전원 전위선 및 접지 전위선을 포함하는 반도체 집적 회로 장치로서 접지 전위 패드 또는 전원 전위 패드에서의 거리에 관계없이, 출력 데이터를 고속이고 안정하게 마련하기 위해, 소정의 전위 패드에 가까운 데이터 출력 단자에 마련된 제1의 데이터 출력 회로 및 소정의 전위 패드에서 먼 데이터 출력 단자에 마련된 제1의 데이터 출력 회로를 포함하고, 제1 및 제2의 데이터 출력 회로가 내부 출력 데이터 신호에 따라 저속, 고속의 2단계로 대응하는 데이터 출력 단자를 소정의 전위로 구동한다.
이러한 반도체 집적 회로 장치에 의해, 오버슈트, 언더슈트 또는 링잉없이 고속으로 데이터를 마련할 수 있다.

9. 发明公开

KR1019950012462A 반도체 기억장치 失效
公开(公告)号：KR1019950012462A
公开(公告)日：1995-05-16
申请号：KR1019940026234
申请日：1994-10-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히다까히데또 , 아사꾸라미끼오 , 후지시마가주야수 , 오오이시쭈까사 , 아리모또가주따미 , 도미시마시게끼 , 쭈꾸데마사끼
IPC分类号： G11C11/401
摘要： 제1 및 제 2 트랜지스터(Tr1,Tr2)의 드레인은 메모리셀의 전위의 결정에 관계되는 센스증폭기(5)와 같은 내부회로의 로우레벨 라인에 접속된다.
제 1 트랜지스터(Tr1)는 게이트가 선세 구동선(30)에 다이오드-접속되며, 소스는 접지된다.
제 2 트랜지스터(Tr2)는 게이트가 내부발생신호(Φ)를 받으며 소스가 접지된다.
스탠바이시에는, 센스 구동선의 전위는 상기 워드선의 로우레벨보다 제 1 트랜지스터(Tr1)의 한계전압 Vthn 만큼 높게 설정되고 더미 GND 전위 Vss´로 사용되며, 활성화상태에서는, 제 2 트랜지스터(Tr2)가 도통되어 센스 구동선(30)의 더미 GND전위 Vss´로부터 부상하는 것을 방지한다.

10. 发明授权

KR100353382B1 반도체집적회로장치 失效
公开(公告)号：KR100353382B1
公开(公告)日：2002-11-18
申请号：KR1019980041462
申请日：1998-10-01
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마가따다다또 , 야마자끼아끼라 , 도미시마시게끼 , 유끼나리요시오 , 하따께나까마꼬또 , 미야니시아쯔시
IPC分类号： G11C11/407
摘要： 칩 점유면적을 증가시키지 않고 고속이고 또한 안정하게 동작하는 멀티 뱅크 메모리를 포함하는 반도체 집적 회로 장치를 제공한다.
직사각형 형상의 DRAM 매크로(3)의 4분할 영역에 서브 뱅크(4a∼4d)를 배치하고, 이들 서브 뱅크 사이의 소정 영역(10)에 뱅크 제어 회로(7a, 7b)를 배치하고 또한 내부 리드/라이트 데이터 버스(5a, 5b)를 이 뱅크 제어 회로가 배치되는 영역과 다른 영역에 배치한다. 뱅크 제어 회로와 내부 리드/라이트 데이터 버스에 교차부가 존재하지 않고, 뱅크 제어 회로를 효율적으로 배치하여 그의 레이아웃 면적을 저감한다.

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