专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR100360786B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100360786B1
公开(公告)日：2002-11-13
申请号：KR1020010018240
申请日：2001-04-06
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히라노유우이찌 , 마에다시게노부 , 마에가와시게또
IPC分类号： H01L21/334
CPC分类号： H01L29/6653 , H01L21/76283 , H01L21/84 , H01L27/1203 , H01L29/0692 , H01L29/41758 , H01L29/42384 , H01L29/66575 , H01L29/7833 , H01L29/7836 , H01L2924/0002 , H01L2924/00
摘要： 소스·드레인영역의면적을축소하면서, 소스·드레인의컨택트플러그와, 게이트전극사이에생기는기생용량의증대를억제할수 있는반도체장치및 그제조방법을얻는다. 게이트전극(1)의아래쪽에는채널영역이형성되어있고, 채널영역을끼우고한쌍의소스·드레인영역(2)이형성되어있다. 소스·드레인영역(2)은채널영역에인접하는제1 부분(3a)과, 소스·드레인영역(2)의외주변의일부가평면에서볼 때게이트전극(1)으로부터멀어지도록, 제1 부분(3a)으로부터채널폭 방향에돌출하여형성된제2 부분(3b)을갖고있다. 또한, 제2 부분(3b)에는소스·드레인영역(2)과소스·드레인배선을접속하기위한컨택트플러그(4)가형성되어있다.

2. 发明公开

KR1020010030243A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020010030243A
公开(公告)日：2001-04-16
申请号：KR1020000051844
申请日：2000-09-02
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히라노유우이찌
IPC分类号： H01L29/78
CPC分类号： H01L29/78648 , H01L21/76264 , H01L21/76281 , H01L21/84 , H01L27/1203
摘要： PURPOSE: To obtain a semiconductor device which can be lessened in parasitic capacitance produced between the pad of a gate electrode and a body region, where the semiconductor device is a DTMOS(dynamic threshold voltage MOSFET) where an SOI substrate is employed. CONSTITUTION: The electrode 6NA of a gate electrode 6N is formed on the upper surface of an SOI layer 4 through the intermediary of a gate insulating film 5N in the element forming region of an SOI substrate 1. The pad 6NB of a gate electrode 6N is formed on an element isolation insulating film 9 in the element isolation region of the SOI substrate 1. A contact hole 11N is formed selectively penetrating through an interlayer insulating film 10 and the element isolation insulating film 9 between the upper surface of the interlayer insulating film 10 and the upper surface of the SOI layer 4. The side wall of the pad 6NB of the gate electrode 6N is brought into contact with a W plug 21 plugged into the contact hole 11N.
摘要翻译：目的：为了获得半导体器件是使用SOI衬底的DTMOS（动态阈值电压MOSFET）的栅电极焊盘和体区之间产生的寄生电容的半导体器件。构成：通过在SOI衬底1的元件形成区域中的栅极绝缘膜5N的中间，在SOI层4的上表面上形成栅电极6N的电极6NA。栅电极6N的焊盘6NB为形成在SOI衬底1的元件隔离区域中的元件隔离绝缘膜9上。形成有选择地贯穿层间绝缘膜10的接触孔11N，层间绝缘膜10的上表面之间的元件隔离绝缘膜9 和SOI层4的上表面。栅电极6N的焊盘6NB的侧壁与插入接触孔11N的W插头21接触。

3. 发明授权

KR100458739B1 반도체 장치 失效
标题翻译： 반도체장치
公开(公告)号：KR100458739B1
公开(公告)日：2004-12-03
申请号：KR1019990060726
申请日：1999-12-23
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히라노유우이찌
IPC分类号： H03K19/00
CPC分类号： H03K19/00338 , H03K19/00361 , H03K19/01707 , H03K2217/0018
摘要： A semiconductor device having a MOS transistor of SOI structure in which the current driving ability is improved without causing a leakage current, is obtained by providing a NMOS transistor for setting the potential of the body region of a NMOS transistor of a CMOS inverter that receives an input signal outputted from an inverter receiving an input signal via an input terminal, wherein the source of the NMOS transistor is grounded, its gate is connected to the input terminal and its drain is connected to the body region of the NMOS transistor, and the drain potential of the NMOS transistor is a body potential which is the potential of the body region of the NMOS transistor.
摘要翻译：通过提供用于设定CMOS反相器的NMOS晶体管的体区的电势的NMOS晶体管来获得具有SOI结构的MOS晶体管的半导体器件，其中电流驱动能力被提高而不引起漏电流，输入信号经由输入端接收输入信号的输入信号，其中NMOS晶体管的源极接地，其栅极连接到输入端，漏极连接到NMOS晶体管的体区，漏极 NMOS晶体管的电位是作为NMOS晶体管的体区的电位的体电位。

4. 发明公开

KR1020010098377A 반도체 장치 및 그 제조 방법 失效
公开(公告)号：KR1020010098377A
公开(公告)日：2001-11-08
申请号：KR1020000077452
申请日：2000-12-16
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마에다시게노부 , 야마구찌야스오 , 히라노유우이찌 , 입뽀시다까시 , 마쯔모또다꾸지
IPC分类号： H01L27/04
CPC分类号： H01L23/5227 , H01L21/28518 , H01L21/84 , H01L23/645 , H01L27/0688 , H01L27/08 , H01L27/1203 , H01L2924/0002 , H01L2924/00
摘要： 인덕터를포함한반도체장치에있어서, 정전유도손실및 전자유도손실을저감시킬수 있음과함께, 구조및 제조공정이복잡해지는것을방지한반도체장치를제공한다. RF 회로부 RP에서는, SOI 층(3)의스파이럴인덕터 SI의배치영역에대응하는영역이복수의트렌치분리산화막(11)에의해분할되고, 복수의 SOI 영역(21)이형성되어있다. 트렌치분리산화막(11)은, SOI 층(3)의표면으로부터매립산화막(2)의표면에달하도록배치된트렌치내에실리콘산화막을매립함으로써형성되고, 각 SOI 영역(21)은전기적으로완전히분리되어있다. 또, 트렌치분리산화막(11)은, 소정의형성폭으로, 매립산화막(2)의표면에대해거의수직으로연장하는형상을갖고있다.

5. 发明公开

KR1020000067836A 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR1020000067836A
公开(公告)日：2000-11-25
申请号：KR1019990060726
申请日：1999-12-23
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히라노유우이찌
IPC分类号： H03K19/00
CPC分类号： H03K19/00338 , H03K19/00361 , H03K19/01707 , H03K2217/0018
摘要： 누설전류를흘리는일 없이전류구동능력의향상이꾀해진 SOI 구조의 MIS 트랜지스터를구비하는반도체장치를얻는다. 입력단 N10을통하여입력신호 IN1을수신하는인버터(1)의출력인입력신호 IN2를수신하는 CMOS 인버터(2)의 NMOS 트랜지스터 Q2의바디영역의전위설정용으로 NMOS 트랜지스터 Q3가설치된다. NMOS 트랜지스터 Q3의소스가접지되며게이트가입력단 N10에접속되고드레인이 NMOS 트랜지스터 Q2의바디영역에접속된다. NMOS 트랜지스터 Q3의드레인전위가 NMOS 트랜지스터 Q2의바디영역의전위인바디전위 V2가된다.
摘要翻译：获得包括SOI结构的MIS晶体管的半导体器件，其中电流驱动能力被改善而不流过泄漏电流。对于CMOS反相器（2）的NMOS晶体管Q2的体区，用于接收所述逆变器（1）的输入信号IN2的输出，用于通过输入端子IN1 N10值接受输入信号的电位设定为NMOS晶体管Q3的假设。 NMOS晶体管Q3的源极接地，其栅极连接到输入端子N10，并且其漏极连接到NMOS晶体管Q2的体区。 NMOS晶体管Q3的漏极电位成为NMOS晶体管Q2的体区的电位反向电位V2。

6. 发明授权

KR100385666B1 반도체 장치 및 그 제조 방법 失效
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR100385666B1
公开(公告)日：2003-05-27
申请号：KR1020010006688
申请日：2001-02-12
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마쯔모또다꾸지 , 이와마쯔도시아끼 , 히라노유우이찌
IPC分类号： H01L21/76
CPC分类号： H01L21/76264 , H01L21/3143 , H01L21/3185 , H01L21/76283 , H01L21/84
摘要： A silicon nitride film is formed between interlayer insulating films covering an upper surface of an element formed on a surface of a semiconductor layer. With this structure, a semiconductor device comprising an isolation insulating film of PTI structure, which suppresses a floating-body effect and improves isolation performance and breakdown voltage, and a method of manufacturing the semiconductor device can be obtained.
摘要翻译：氮化硅膜形成在覆盖形成在半导体层的表面上的元件的上表面的层间绝缘膜之间。利用该结构，可以获得包括抑制浮体效应并提高隔离性能和击穿电压的PTI结构的隔离绝缘膜的半导体器件以及制造该半导体器件的方法。＆lt;图像＆GT;

7. 发明公开

KR1020010111449A 반도체 장치 및 그 제조 방법 失效
公开(公告)号：KR1020010111449A
公开(公告)日：2001-12-19
申请号：KR1020010006688
申请日：2001-02-12
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마쯔모또다꾸지 , 이와마쯔도시아끼 , 히라노유우이찌
IPC分类号： H01L21/76
摘要： PTI 구조의 분리 절연막을 구비한 반도체 장치에 있어서, 기판 부유 효과를 억제하고, 분리 특성 및 내압이 향상된 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
반도체층의 표면에 형성된 소자의 상면을 피복하는 층간 절연막 사이에 실리콘 질화막을 형성한다.

8. 发明公开

KR1020000048319A 반도체 장치 및 그 제조 방법 및 반도체 장치의 설계 방법 无效
标题翻译：半导体器件及其制造方法及其设计半导体器件的方法
公开(公告)号：KR1020000048319A
公开(公告)日：2000-07-25
申请号：KR1019990060144
申请日：1999-12-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 야마구찌야스오 , 마에가와시게또 , 이뽀시다까시 , 이와마쯔도시아끼 , 마에다시게노부 , 히라노유우이찌 , 마쯔모또다꾸지 , 미야모또쇼이찌
IPC分类号： H01L27/092
CPC分类号： H01L21/84 , H01L27/1203
摘要： PURPOSE: A semiconductor device of SOI(Silicon On Insulator) structure is provided to reduce the substrate floating effect and to minimize the deterioration of isolation characteristics by the partial isolation region. CONSTITUTION: According to a method for fabricating a semiconductor device, each transistor formation region of a SOI(Silicon On Insulator) layer(3) is isolated by a partial oxide film(31) where a well region is formed on the bottom. And a P-type well region(11) is formed on a bottom layer of the partial oxide film isolating between NMOS transistors, and an N-type well region(12) is formed on a bottom layer of the partial oxide film isolating between PMOS transistors. The P-type well and the N-type well are formed adjacently each other. A body region is in contact with the adjacent P-type well region, and a wire layer formed on an interlayer insulation film(4) is connected with the body region electrically through a body contact installed on the interlayer insulation film.
摘要翻译：目的：提供SOI（绝缘体上硅）结构的半导体器件，以减少衬底漂浮效应，并最小化部分隔离区域的隔离特性的恶化。构成：根据半导体器件的制造方法，通过在底部形成阱区的部分氧化膜（31）隔离SOI（绝缘体上硅）层（3）的各晶体管形成区域。并且在NMOS晶体管之间隔离的部分氧化膜的底层上形成P型阱区（11），并且在PMOS隔离部分氧化膜的底层上形成N型阱区（12）晶体管。 P型井和N型井相互形成。身体区域与相邻的P型阱区域接触，并且形成在层间绝缘膜（4）上的线层通过安装在层间绝缘膜上的身体接触部与身体区域电连接。

9. 发明授权

KR100404831B1 반도체 장치 및 그 제조 방법 失效
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR100404831B1
公开(公告)日：2003-11-07
申请号：KR1020000077452
申请日：2000-12-16
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마에다시게노부 , 야마구찌야스오 , 히라노유우이찌 , 입뽀시다까시 , 마쯔모또다꾸지
IPC分类号： H01L27/04
CPC分类号： H01L23/5227 , H01L21/28518 , H01L21/84 , H01L23/645 , H01L27/0688 , H01L27/08 , H01L27/1203 , H01L2924/0002 , H01L2924/00
摘要： 인덕터를 포함한 반도체 장치에 있어서, 정전 유도 손실 및 전자 유도 손실을 저감시킬 수 있음과 함께, 구조 및 제조 공정이 복잡해지는 것을 방지한 반도체 장치를 제공한다.
RF 회로부 RP에서는, SOI 층(3)의 스파이럴 인덕터 SI의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(11)에 의해 분할되어, 복수의 SOI 영역(21)이 형성되어 있다. 트렌치 분리 산화막(11)은, SOI 층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(21)은 전기적으로 완전히 분리되어 있다. 또, 트렌치 분리 산화막(11)은, 소정의 형성 폭으로, 매립 산화막(2)의 표면에 대해 거의 수직으로 연장하는 형상을 갖고 있다.
摘要翻译：提供了具有电感器的半导体器件。在RF电路部分（RP）中，与设置有螺旋电感器（SI）的区域相对应的SOI层（3）中的区域被多个沟槽隔离氧化物（SOI）分成多个SOI区域电影（11）。沟槽隔离氧化膜（11）通过用氧化硅膜填充从SOI层（3）表面延伸到掩埋氧化膜（2）表面的沟槽并完全电隔离SOI区域（21 ）彼此。沟槽隔离氧化物膜（11）具有预定宽度并且被成形为基本上垂直于埋入氧化物膜（2）的表面延伸。该半导体器件能够降低静电感应功率耗散和电磁感应功耗，并且防止其结构和制造步骤变得复杂。

10. 发明公开

KR1020020012111A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020020012111A
公开(公告)日：2002-02-15
申请号：KR1020010018240
申请日：2001-04-06
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 히라노유우이찌 , 마에다시게노부 , 마에가와시게또
IPC分类号： H01L21/334
CPC分类号： H01L29/6653 , H01L21/76283 , H01L21/84 , H01L27/1203 , H01L29/0692 , H01L29/41758 , H01L29/42384 , H01L29/66575 , H01L29/7833 , H01L29/7836 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: To provide a semiconductor device which can suppress increase of parasitic capacity, occurring between the contact plugs of a source and a drain and a gate electrode, while reducing the area of source and drain regions, and to provide its manufacturing method. CONSTITUTION: A channel region is made under a gate electrode 1, and a pair of source/drain regions 2 are made with a channel region inbetween. The source/ drain region 2 has the first section 3a which adjoins the channel region and the second section 3b where a part of the peripheral hem of the source/drain region 2 is made to project in the channel widthwise direction from the first section 3a, such that it moves away from the gate electrode 1 in plan view. Moreover, in the second region 3b, a contact plug 4 is made to connect the source/drain region 2 with the source/drain wiring is made.
摘要翻译：目的：提供能够抑制在源极和漏极的接触插塞与栅电极之间发生的寄生电容的增加的半导体器件，同时减小源极和漏极区域的面积，并提供其制造方法。构成：在栅极电极1下方形成沟道区域，并且在其间形成有沟道区域的一对源极/漏极区域2。源极/漏极区域2具有与沟道区域相邻的第一部分3a和源极/漏极区域2的外围边缘的一部分在第一部分3a的沟道宽度方向上突出的第二部分3b，使得其在平面图中远离栅极电极1移动。此外，在第二区域3b中，形成接触插头4，以将源极/漏极区域2与源极/漏极布线连接。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式