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1. 发明授权

KR101764618B1 반도체장치 및 그 제조방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101764618B1
公开(公告)日：2017-08-03
申请号：KR1020150032947
申请日：2015-03-10
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 코니시카즈야 , 후카다유스케 , 나라자키아쓰시
IPC分类号： H01L29/739 , H01L29/66
CPC分类号： H01L29/7397 , H01L21/26533 , H01L21/761 , H01L21/76224 , H01L29/0653 , H01L29/0696 , H01L29/1095 , H01L29/4236 , H01L29/4916 , H01L29/66348 , H01L29/66734 , H01L29/7813
摘要： 임계전압등의전기특성의격차를억제하고, 내구성을향상시킨반도체장치를제공한다. 제1 도전형의반도체기판의한쪽의주면위에배치된제2도전형의제1 반도체층과, 제1 반도체층을두께방향으로관통해서반도체기판내부에이르도록복수설치된트렌치게이트와, 제1 반도체층의상층부에선택적으로설치된제2도전형의제2 반도체층과, 확산층의측면에접하고, 제1 반도체층내부를두께방향으로뻗는분리층과, 적어도 1개의측면이트렌치게이트에접하는제1 도전형의제3 반도체층과, 제2및제3 반도체층에접하도록제1 반도체층위에설치된제1 주전극과, 반도체기판의한쪽의주면과는반대인다른쪽의주면측에설치된제2 주전극을구비하고, 분리층은, 제2 및제3 반도체층사이에설치되어양자를분리하고, 제2 반도체층과동일한깊이, 또는제2 반도체층보다도깊은위치까지뻗도록형성되어있다.
摘要翻译：提供一种抑制阈值电压等电特性的偏差并提高耐久性的半导体装置。第二导电类型的第一半导体层，设置在第一导电类型的半导体衬底的一个主表面上;多个沟槽栅，设置为沿厚度方向并且在半导体衬底内部穿透第一半导体层; 第二导电类型的第二半导体层，选择性地设置在扩散层的上层部分上;隔离层，接触扩散层的侧表面并沿第一半导体层的厚度方向延伸; 第一主电极，设置在第一半导体层上以与第二和第三半导体层接触;以及第二主电极，设置在与半导体衬底的一个主表面相对的另一主表面侧上，并且隔离层设置在第二半导体层和第三半导体层之间以分离它们并延伸到与第二半导体层相同的深度或比第二半导体层更深。

2. 发明公开

KR1020150109265A 반도체장치 및 그 제조방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150109265A
公开(公告)日：2015-10-01
申请号：KR1020150032947
申请日：2015-03-10
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 코니시카즈야 , 후카다유스케 , 나라자키아쓰시
IPC分类号： H01L29/739 , H01L29/66
CPC分类号： H01L29/7397 , H01L21/26533 , H01L21/761 , H01L21/76224 , H01L29/0653 , H01L29/0696 , H01L29/1095 , H01L29/4236 , H01L29/4916 , H01L29/66348 , H01L29/66734 , H01L29/7813 , H01L29/66325 , H01L2924/13055
摘要： 임계전압등의전기특성의격차를억제하고, 내구성을향상시킨반도체장치를제공한다. 제1 도전형의반도체기판의한쪽의주면위에배치된제2도전형의제1 반도체층과, 제1 반도체층을두께방향으로관통해서반도체기판내부에이르도록복수설치된트렌치게이트와, 제1 반도체층의상층부에선택적으로설치된제2도전형의제2 반도체층과, 확산층의측면에접하고, 제1 반도체층내부를두께방향으로뻗는분리층과, 적어도 1개의측면이트렌치게이트에접하는제1 도전형의제3 반도체층과, 제2및제3 반도체층에접하도록제1 반도체층위에설치된제1 주전극과, 반도체기판의한쪽의주면과는반대인다른쪽의주면측에설치된제2 주전극을구비하고, 분리층은, 제2 및제3 반도체층사이에설치되어양자를분리하고, 제2 반도체층과동일한깊이, 또는제2 반도체층보다도깊은위치까지뻗도록형성되어있다.
摘要翻译：提供能够抑制电性能差异的半导体器件，如阈值电压，并提高耐久性。半导体器件包括：第一导电类型的半导体衬底的主表面上的第二导电类型的第一半导体层;通过第二导电类型的半导体衬底的内侧的多个沟槽栅极; 第一半导体层，第二导电类型的第二半导体层，其被选择性地安装在第一半导体层的上层上;分离层，其与扩散层的一侧接触并延伸到在第一半导体层的厚度方向的内部，具有至少一个与沟槽栅极接触的第一导电类型的第三半导体层，安装在与第二半导体层接触的第一半导体层上的第二主电极和第三半导体层，以及安装在另一侧w的主表面上的第二主电极其与半导体衬底的一侧相对。分离层安装在第二和第三半导体层之间并且分离量子并且以与第二半导体层相同的深度或者比第二半导体层的深度更深的深度延伸。

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