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1. 发明公开

KR1020170109138A 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법 审中-实审
标题翻译：存储器模块，包括其的存储器系统以及操作方法
公开(公告)号：KR1020170109138A
公开(公告)日：2017-09-28
申请号：KR1020160032358
申请日：2016-03-17
申请人： 에스케이하이닉스 주식회사
发明人： 허경철 , 김용주 , 권정현 , 이성은 , 이재선
IPC分类号： G11C29/00 , G11C5/04 , G11C11/4091 , G11C8/12
CPC分类号： G11C29/76 , G06F12/02 , G11C5/04 , G11C11/4076 , G11C11/4087 , G11C11/4093 , G11C17/16 , G11C29/72 , G11C29/78 , G11C29/781 , G11C29/808 , G11C29/814 , G11C29/832 , G11C29/84 , G11C29/886
摘要： 본발명의일 실시예에따르면, 메모리시스템은동일한커맨드및 어드레스에따라동시에억세스는다수개의메모리칩들 - 각반도체칩은다른반도체칩들의뱅크들과맵핑되는다수개의뱅크들을포함함 - 이실장된메모리모듈; 및상기메모리칩들의뱅크들을서로맵핑시킬때, 상기메모리칩들의리페어정보에따라각 메모리칩의뱅크들의순서를재배치하는메모리컨트롤러를포함할수 있다.
摘要翻译：根据本发明的一个实施例，一种存储器系统包括多个存储器芯片，每个存储器芯片根据相同的命令和地址同时访问，每个半导体芯片包括与其他半导体芯片组映射的多个存储体，模块; 以及存储器控制器，用于当存储器芯片的存储体彼此映射时根据存储器芯片的修复信息重新排列每个存储器芯片的存储体的顺序。

2. 发明授权

KR101553347B1 반도체 회로 장치 및 그에 내장된 메모리들을 검사 및 수리하는 방법 有权
标题翻译：半导体电路装置及其嵌入式存储器的修复和修复方法
公开(公告)号：KR101553347B1
公开(公告)日：2015-09-17
申请号：KR1020140027933
申请日：2014-03-10
申请人： 연세대학교 산학협력단
发明人： 강성호 , 강우헌
IPC分类号： G11C29/00
CPC分类号： G11C29/12 , G11C29/70 , G11C29/84
摘要： 본 발명은 반도체 회로 장치 및 그에 내장된 메모리들을 검사 및 수리하는 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 회로 장치는, 다수의 메모리; 상기 다수의 메모리를 검사하여 각 메모리 내 고장 셀의 개수 정보를 획득하고, 상기 고장 셀의 개수 정보를 기반으로 상기 다수의 메모리를 재검사하여 각 메모리 내 상기 고장 셀의 위치 정보를 획득하는 검사부; 및 상기 고장 셀의 개수 정보 및 위치 정보를 기반으로 고장이 발생한 메모리를 수리하는 수리부;를 포함할 수 있다.
摘要翻译：本发明涉及半导体电路装置及其中嵌入的存储器的检查和修复方法。根据本发明的实施例的半导体电路器件可以包括：多个存储器; 检查单元，其通过检查存储器来获取每个存储器中的故障单元的数量的信息，并且还获取每个存储器中的故障单元的位置信息; 以及维修单元，其基于故障单元的数量和位置信息的信息修复具有故障的存储器。

3. 发明授权

KR101221234B1 반도체 메모리 장치의 컬럼 어드레스 회로 및 컬럼 어드레스 생성 방법 有权
标题翻译：半导体存储器中的列地址电路和列地址加法法
公开(公告)号：KR101221234B1
公开(公告)日：2013-01-11
申请号：KR1020100139181
申请日：2010-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 김민수 , 박진수
IPC分类号： G11C16/08 , G11C16/32
CPC分类号： G11C8/04 , G11C29/84
摘要： 본 발명은 반도체 메모리 장치의 컬럼 어드레스 회로에 관한 것으로, 데이터 출력 인에이블 신호에 응답하여 더미 내부 클럭을 생성하고 상기 데이터 출력 인에이블 신호보다 나중에 활성화되는 리드 인에이블 신호에 응답하여 내부 클럭을 생성하며, 상기 더미 내부 클럭에 따라 최초 카운팅 어드레스들을 생성하고 상기 내부 클럭에 따라 상기 최초 카운팅 어드레스들 이후의 정상 카운팅 어드레스들을 생성하도록 구성된 컬럼 어드레스 생성 회로, 및 상기 최초 카운팅 어드레스 및 상기 정상 어드레스들을 순차적으로 저장하며, 동기 클럭에 응답하여 상기 최초 카운팅 어드레스 및 상기 정상 어드레스들을 순차적으로 컬럼 어드레스들로 출력하도록 구성된 컬럼 어드레스 출력 회로를 개시한다.

4. 发明授权

KR101034967B1 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법 有权
标题翻译：半导体存储装置中的数据输入输出电路及使用该半导体存储装置输入数据的方法以及使用其输出数据的方法
公开(公告)号：KR101034967B1
公开(公告)日：2011-05-17
申请号：KR1020090047836
申请日：2009-05-29
申请人： 에스케이하이닉스 주식회사
发明人： 박진수
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C8/10 , G11C8/12 , G11C15/00 , G11C15/046 , G11C19/00 , G11C29/84
摘要： 본 발명은 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법에 관한 것으로, 순차적으로 입력되는 입력 데이터들을 입력받아 레지스터부로 출력하는 데이터 입력 제어부와, 컬럼 페일 정보에 따라 제어 신호를 출력하는 클럭 제어부와, 다수의 메모리 컬럼에 대응하는 다수의 레지스터 그룹을 포함하며, 상기 제어 신호에 응답하여 상기 입력 데이터들을 각각 저장하는 레지스터부, 및 상기 레지스터부에 저장된 출력 데이터들을 전송받아 입출력 패드로 출력하는 데이터 출력 제어부를 포함하는 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법을 개시한다.
리던던시, 컬럼, 레지스터, 캠셀

5. 发明授权

KR100913330B1 메모리 소자의 테스트 장치 失效
标题翻译：用于测试存储器件的装置
公开(公告)号：KR100913330B1
公开(公告)日：2009-08-20
申请号：KR1020070138318
申请日：2007-12-27
申请人： 주식회사 디비하이텍
发明人： 김동열
IPC分类号： G11C11/413 , G11C29/00
CPC分类号： G11C29/50 , G11C11/41 , G11C29/02 , G11C29/021 , G11C29/028 , G11C29/12005 , G11C29/50012 , G11C29/84 , G11C2029/1202
摘要： 메모리 소자의 테스트 장치가 개시된다. 메모리 어레이 및 잉여 메모리를 갖는 이 장치는, 선택 신호에 상응하여 구동력을 결정하고, 결정된 구동력을 잉여 메모리의 워드 라인으로 출력하는 프로그래머블 잉여 디코더 및 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 가까이 위치한 지점으로부터 출력되는 제1 워드 라인 신호와 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 멀리 위치한 지점으로부터 출력되는 제2 워드 라인 신호간의 지연 차에 상응하는 지연 차 신호를 발생하는 지연 차 발생부부를 구비하는 것을 특징으로 한다. 그러므로, 고가의 장비를 사용하지 않고서 간단한 회로만을 추가하여 지연 상태를 측정할 수 있으며, 테스트하고자 하는 메모리를 위한 워드 라인 드라이버의 정확한 사이즈(size)에 맞추어 선택 신호의 비트 수를 조정하여 구동력을 조절하면서 메모리 소자를 보다 정확하게 테스트할 수 있기 때문에 여러 번의 테스트 칩을 만들 필요성을 제거하여, 메모리 소자의 개발 기간을 단축시킬 수 있을 뿐만 아니라 개발 비용도 절감시킬 수 있는 효과를 갖는다.
메모리 소자, 테스트, 지연, 구동력, 워드 라인

6. 发明公开

KR1020090048886A 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로 无效
标题翻译：具有相同半导体存储器的冗余复位电路和冗余控制电路
公开(公告)号：KR1020090048886A
公开(公告)日：2009-05-15
申请号：KR1020070114973
申请日：2007-11-12
申请人： 에스케이하이닉스 주식회사
发明人： 박경욱 , 전준현
IPC分类号： G11C29/00
CPC分类号： G11C29/808 , G11C29/787 , G11C29/84
摘要： 본 발명의 리던던시 리셋 회로는, 뱅크 액티브 신호를 소정 시간 지연시키는 지연부; 상기 뱅크 액티브 신호를 반전시키는 반전부; 및 상기 지연부의 출력 신호와 상기 반전부의 출력 신호를 논리합하여 리던던시 리셋 신호를 생성하는 신호 조합부;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 리던던시, 리셋

7. 发明授权

KR100892639B1 리던던시 회로 失效
标题翻译：冗余电路
公开(公告)号：KR100892639B1
公开(公告)日：2009-04-09
申请号：KR1020070045408
申请日：2007-05-10
申请人： 에스케이하이닉스 주식회사
发明人： 윤혁수
IPC分类号： G11C29/00
CPC分类号： G11C29/84
摘要： 개시된 리던던시 회로는 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부, 로우 어드레스 활성화 신호의 신호 레벨에 따라 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며, 상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하고, 상기 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있으며, 상기 모든 스위칭 소자가 상기 NMOS 트랜지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 접지 전원 레벨로 하여 제공한다.
리던던시, 판단, 어드레스 비교

8. 发明公开

KR1020050027950A 불휘발성 반도체 기억 장치 有权
标题翻译：非易失性半导体存储器件，能够在短时间内实现有效的编程操作和擦除操作
公开(公告)号：KR1020050027950A
公开(公告)日：2005-03-21
申请号：KR1020040073744
申请日：2004-09-15
申请人： 가부시끼가이샤 르네사스 테크놀로지
发明人： 미따니히데노리 , 니따후미히꼬 , 야마우찌다다아끼 , 오구라다꾸
IPC分类号： G11C16/14 , G11C16/16 , G11C16/02
CPC分类号： G11C29/84 , G11C16/10 , G11C16/16 , G11C16/22 , G11C16/30 , G11C16/344 , G11C11/5628 , G11C11/5635 , G11C16/12
摘要： A non-volatile semiconductor memory device is provided to allow efficient programming operation and erasing operation in a short period of time. According to the non-volatile semiconductor memory device, a memory block includes a plurality of memory cells memorizing non-volatile data. A power supply circuit generates a voltage to be applied to the plurality of memory cells. And a control unit applies an erase pulse to the plurality of memory cells of the memory block collectively by controlling the power supply circuit. The control unit increases the erase pulse in correspondence to the number of applying the erase pulse voltage with a first fixed pulse width until the erase pulse voltage reaches the maximum applying voltage value. And when the erase pulse voltage reaches the maximum applying voltage value, the control unit increases the pulse width of the erase pulse in correspondence to the number of applying the erase pulse voltage.
摘要翻译：提供了一种非易失性半导体存储器件，以在短时间内实现高效的编程操作和擦除操作。根据非易失性半导体存储器件，存储器块包括存储非易失性数据的多个存储器单元。电源电路产生要施加到多个存储单元的电压。并且控制单元通过控制电源电路将擦除脉冲加到存储器块的多个存储单元中。控制单元相应于以第一固定脉冲宽度施加擦除脉冲电压的次数增加擦除脉冲，直到擦除脉冲电压达到最大施加电压值。并且当擦除脉冲电压达到最大施加电压值时，控制单元根据施加擦除脉冲电压的次数增加擦除脉冲的脉冲宽度。

9. 发明公开

KR1020050014765A 반도체 기억 장치 失效
标题翻译：用于加速数据写/读操作的半导体存储器件
公开(公告)号：KR1020050014765A
公开(公告)日：2005-02-07
申请号：KR1020040060576
申请日：2004-07-30
申请人： 가부시끼가이샤 도시바
发明人： 노구찌미쯔히로 , 고다아끼라 , 닛따히로유끼
IPC分类号： G11C16/00 , G11C16/10 , G11C16/32 , H01L27/00
CPC分类号： G06F11/1008 , G06F11/108 , G11C7/22 , G11C16/04 , G11C16/0483 , G11C16/26 , G11C16/32 , G11C16/3454 , G11C29/50004 , G11C29/52 , G11C29/76 , G11C29/82 , G11C29/84 , G11C2029/0409 , H01L27/115 , H01L27/11521 , H01L27/11524
摘要： PURPOSE: A semiconductor memory device is provided to reduce the delay of data select line by arranging a redundant cell array closer to a data select line driver than a normal cell array, and to speed up the data write/read operation by having more timing circuits. CONSTITUTION: A semiconductor memory device comprises a memory cell array(1) having plural data select lines arranged in parallel with each other, plural data transfer lines arranged in parallel with each other to intersect the data select lines, and electrically rewritable memory cells laid out at the intersection between the data select lines and data transfer lines; a data select line driver(2) for driving the data select lines of the memory cell array(1); a sense amplifier circuit(46) connected with the data transfer lines, for performing a data read operation of selected memory cells by one of the data select lines; a control circuit(40) for controlling the timing of a data read and for outputting at least two types of timing signals according to a selected data area. Wherein, the memory cell array(1) is divided into two areas which are a normal cell array(100) and a redundant cell array(101) which is arranged closer to the data select line driver(2) than the normal cell array(100), and the control circuit(40) has two of timing circuits(401, 402) for outputting timing signals for simultaneously reading the data of the normal cell array(100) within the first cycle and the redundant cell array(101) within the second cycle.
摘要翻译：目的：提供一种半导体存储器件，通过布置比正常单元阵列更靠近数据选择线驱动器的冗余单元阵列来减少数据选择线的延迟，并且通过具有更多的定时电路来加速数据写/读操作。构成：半导体存储器件包括具有彼此平行布置的多个数据选择线的多个数据传输线相互并联布置的多个数据传输线与数据选择线相交的存储单元阵列（1）和布置的电可重写存储单元在数据选择线和数据传输线之间的交点处; 用于驱动存储单元阵列（1）的数据选择线的数据选择线驱动器（2）; 与数据传输线连接的读出放大器电路（46），用于通过数据选择线之一执行所选存储器单元的数据读取操作; 控制电路（40），用于根据选择的数据区域控制数据读取的定时并输出至少两种类型的定时信号。其中，存储单元阵列（1）被划分为比正常单元阵列（100）更靠近数据选择线驱动器（2）的正常单元阵列（100）和冗余单元阵列（101）的两个区域 100），并且控制电路（40）具有两个定时电路（401,402），用于输出用于同时读取第一周期内的正常单元阵列（100）的数据的定时信号和内部的冗余单元阵列（101）第二个周期。

10. 发明授权

KR100271514B1 반도체 기억 장치 失效
公开(公告)号：KR100271514B1
公开(公告)日：2000-12-01
申请号：KR1019980000372
申请日：1998-01-09
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아카마츠히로시 , 모리시게루
IPC分类号： G11C7/00
CPC分类号： G11C29/84 , G11C29/842
摘要： 본 발명은, 스페어 메모리 셀을 사용하지 않는 경우에 액세스의 속도를 고속화할 수 있는 반도체 기억 장치를 제공한다.
SDRAM에 있어서, 스페어 열선택선 SCSL을 사용하지 않는 경우는 상보 열어드레스 신호 /CAD0∼/CAD7가 확정되는 시각 t1에서 열선택선 CSL로의 액세스를 개시하고, 스페어 열선택선 SCSL을 사용하는 경우에는 용장 열디코더 활성화 신호 /SCE의 레벨이 확정되는 시각 t2까지 열선택선 CSL로의 액세스를 정지한다. 열선택선 CSL로의 액세스를 항상 시각 t2까지 정지하던 종래 기술에 비해, 액세스 속도를 고속화시킨다.

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