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1. 发明公开

KR1020130022971A 질화물 반도체 소자 제조방법 有权
标题翻译：氮化物半导体的制造
公开(公告)号：KR1020130022971A
公开(公告)日：2013-03-07
申请号：KR1020110086050
申请日：2011-08-26
申请人： 경북대학교 산학협력단
发明人： 이정희 , 임기식 , 김기원 , 김동석 , 강희성 , 김륜휘
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7783 , H01L29/66712 , H01L29/772 , H01L29/7802
摘要： PURPOSE: A method for manufacturing a nitride semiconductor device is provided to control a threshold voltage or a breakdown voltage by controlling the thickness and density of a low density n-type GaN layer and a p-type GaN layer. CONSTITUTION: A high density n-type GaN layer(20), a low density n-type GaN layer(30), a p-type GaN layer(40), and an n-type GaN layer(50) are successively formed on a substrate(10). A 3D structure vertically protruding from the surface of the substrate is formed by vertically etching a part of the n-type GaN layer, the p-type GaN layer, and the low density GaN layer. The upper side of the high density n-type GaN layer is exposed by etching a part of the low density n-type GaN layer. An oxide layer(60) is deposited to surround the 3D structure. A source contact(70) in contact with the upper side of the n-type GaN layer and a drain contact(80) in contact with the high density n-type GaN layer are formed.
摘要翻译：目的：提供一种用于制造氮化物半导体器件的方法，通过控制低密度n型GaN层和p型GaN层的厚度和密度来控制阈值电压或击穿电压。构成：高密度n型GaN层（20），低密度n型GaN层（30），p型GaN层（40）和n型GaN层（50）依次形成在衬底（10）。通过垂直蚀刻n型GaN层，p型GaN层和低密度GaN层的一部分，形成从衬底表面垂直突出的3D结构。通过蚀刻低密度n型GaN层的一部分，使高密度n型GaN层的上侧露出。沉积氧化物层（60）以围绕3D结构。形成与n型GaN层的上侧接触的源极触点（70）和与高密度n型GaN层接触的漏极接触（80）。

2. 发明公开

KR1020160114922A 반도체 소자 제조방법 有权
公开(公告)号：KR1020160114922A
公开(公告)日：2016-10-06
申请号：KR1020150041413
申请日：2015-03-25
申请人： 경북대학교 산학협력단
发明人： 이정희 , 강희성 , 김륜휘 , 조영우 , 손동혁
IPC分类号： H01L21/28 , H01L29/66 , H01L29/423 , H01L21/3065 , H01L21/3063 , H01L29/778
摘要： 반도체소자제조방법이개시된다. 본방법은, 제1 반도체층을마련하는단계, 제1 반도체층상에기 설정된폭을갖는마스크층을형성하여제1 반도체층을건식식각하는단계, 제1 반도체층의폭이마스크층의폭보다작은폭을갖도록건식식각된제1 반도체층의측면을습식식각하는단계, 마스크층을제거하는단계, 건식식각및 습식식각에의해제1 반도체층이제거된부분에기 설정된높이의절연층을형성하는단계, 제1 반도체층을식각하여트렌치를형성하는단계및 트렌치를메꾸고, 트렌치의폭보다넓은컨텍영역을갖는게이트전극을형성하는단계를포함한다.

3. 发明授权

KR101670238B1 반도체 소자 제조방법 有权
标题翻译：半导体器件制造方法
公开(公告)号：KR101670238B1
公开(公告)日：2016-10-28
申请号：KR1020150041413
申请日：2015-03-25
申请人： 경북대학교 산학협력단
发明人： 이정희 , 강희성 , 김륜휘 , 조영우 , 손동혁
IPC分类号： H01L21/28 , H01L29/66 , H01L29/423 , H01L21/3065 , H01L21/3063 , H01L29/778
摘要： 반도체소자제조방법이개시된다. 본방법은, 제1 반도체층을마련하는단계, 제1 반도체층상에기 설정된폭을갖는마스크층을형성하여제1 반도체층을건식식각하는단계, 제1 반도체층의폭이마스크층의폭보다작은폭을갖도록건식식각된제1 반도체층의측면을습식식각하는단계, 마스크층을제거하는단계, 건식식각및 습식식각에의해제1 반도체층이제거된부분에기 설정된높이의절연층을형성하는단계, 제1 반도체층을식각하여트렌치를형성하는단계및 트렌치를메꾸고, 트렌치의폭보다넓은컨텍영역을갖는게이트전극을형성하는단계를포함한다.
摘要翻译：公开了一种半导体器件制造方法。比本发明的方法，提供了一个半导体层，第一半导体包括第一步骤：层状干蚀刻所述第一半导体层，以形成具有预定宽度，所述半导体层的掩模层的宽度的第一宽度的一组掩模层以具有的宽度，以形成释放的第一半导体层中的预定高度的绝缘层，以除去所述除去步骤中，对于湿蚀刻的干法蚀刻的第一半导体层，干蚀刻和湿蚀刻的一侧的掩模层的部分蚀刻第一半导体层以形成沟槽，并且填充沟槽并形成具有比沟槽的宽度更宽的接触区域的栅电极。

4. 发明授权

KR101255808B1 반도체 소자 및 그 제작 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101255808B1
公开(公告)日：2013-04-17
申请号：KR1020100093066
申请日：2010-09-27
申请人： 경북대학교 산학협력단
发明人： 이정희 , 임기식 , 김기원 , 김동석 , 김륜휘
IPC分类号： H01L29/78 , H01L21/20 , H01L21/18
摘要： 본 발명에 의한 반도체 소자 제작 방법은 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계, 도핑층 상의 일 영역에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 도핑층 상의 나머지 영역 및 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계, 도핑층의 일 영역을 제외한 나머지 영역 상에 형성된 미도핑층을 에칭하는 단계, 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계, 절연층 상에 제 1 게이트를 형성하는 단계 및 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계를 포함할 수 있다.

5. 发明授权

KR101465548B1 핀 전계 효과 트랜지스터 및 그 제조방법 有权
标题翻译：基于氮化物的半导体器件及其制造方法
公开(公告)号：KR101465548B1
公开(公告)日：2014-11-26
申请号：KR1020130147065
申请日：2013-11-29
申请人： 경북대학교 산학협력단
发明人： 이정희 , 김륜휘 , 조영우 , 김동석 , 원철호
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L29/785 , H01L27/1211
摘要： 핀 전계 효과 트랜지스터가 개시된다. 본 핀 전계 효과 트랜지스터는, 기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 핀 구조는 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조, 제1 핀 구조 상부에 배치된 게이트 절연막 및 게이트 절연막 상부에 배치된 게이트 전극을 포함하며, 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다.
摘要翻译：披露了一种鳍式场效应晶体管。鳍状场效应晶体管具有鳍状结构，其中源极区和漏极区在衬底的上部彼此分离，并且源极区连接到漏极区。翅片结构包括布置在基板的上部的第一区域上的第一翅片结构和布置在基板的第二区域上的第二翅片结构，其中第一区域和第二区域彼此连接。翅片结构包括布置在第一鳍结构的上部的栅极绝缘层和布置在栅极绝缘层的上部的栅电极。第二鳍结构是其上未掺杂的多个氮化物层和掺杂的多个电阻氮化物层在垂直方向上交替堆叠的堆叠结构。

6. 发明授权

KR101515024B1 질화물 반도체 트랜지스터 및 그 제조방법 有权
标题翻译：基于氮化物的半导体晶体管及其制造方法
公开(公告)号：KR101515024B1
公开(公告)日：2015-05-04
申请号：KR1020130125867
申请日：2013-10-22
申请人： 경북대학교 산학협력단
发明人： 이정희 , 김륜휘 , 조영우 , 김동석 , 원철호
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/78 , H01L29/518 , H01L29/785 , H01L29/78696
摘要： 질화물반도체트랜지스터가개시된다. 본질화물반도체트랜지스터는제1 질화물층, 제2 질화물층및 제1 질화물층과제2 질화물층사이에배치되는채널구조를포함하며, 채널구조는, 채널구조의하부면에서부터복수개의미도핑된질화물층과복수개의도핑된저항성질화물층이교번적으로적층된구조이다.
摘要翻译：公开了一种氮化物基半导体晶体管。氮化物基半导体晶体管包括设置在第一和第二氮化物层上以及第一和第二氮化物层之间的沟道结构。通道结构是多个未掺杂氮化物层和多个掺杂的可耐受氮化物层从沟道结构的底部交替堆叠的结构。

7. 发明授权

KR101247747B1 질화물 반도체 소자 제조방법 有权
标题翻译：氮化物半导体的制造
公开(公告)号：KR101247747B1
公开(公告)日：2013-03-26
申请号：KR1020110086050
申请日：2011-08-26
申请人： 경북대학교 산학협력단
发明人： 이정희 , 임기식 , 김기원 , 김동석 , 강희성 , 김륜휘
IPC分类号： H01L21/336 , H01L29/78
摘要： 본 발명에 따른 질화물 반도체 제조방법은 기판에 고농도의 n형 질화갈륨층, 저농도의 n형 질화갈륨층, p형 질화갈륨층 및 n형 질화갈륨층을 순차적으로 에피층을 성장하는 단계, n형 질화갈륨층, p형 질화갈륨층 및 저농도의 n형 질화갈륨층의 상부면 일부를 수직방향으로 식각하여 기판 표면으로부터 수직 방향으로 돌출되는 3차원 입체 구조를 형성하는 단계, 저농도의 n형 질화갈륨층의 일부를 식각하여 고농도의 n형 질화갈륨층의 상부면 일부를 노출시키는 단계, 산화막을 증착하는 단계 및 3차원 입체 구조에서 n형 질화갈륨층의 상부면에 접하는 소스 컨택트 및 고농도의 n형 질화갈륨층에 접하는 드레인 컨택트를 형성하는 단계를 포함한다.

8. 发明公开

KR1020120031597A 반도체 소자 및 그 제작 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020120031597A
公开(公告)日：2012-04-04
申请号：KR1020100093066
申请日：2010-09-27
申请人： 경북대학교 산학협력단
发明人： 이정희 , 임기식 , 김기원 , 김동석 , 김륜휘
IPC分类号： H01L29/78 , H01L21/20 , H01L21/18
CPC分类号： H01L21/02647 , H01L21/02304 , H01L21/18 , H01L21/20
摘要： PURPOSE: A semiconductor device and a manufacturing method are provided to prevent an electric potential to be generated within an undoped layer by using the undoped layer as an active area. CONSTITUTION: A buffer layer(200) is formed on the front side of a substrate(100). A doped layer(300) doped by an n-type dopant is formed on the buffer layer. A buried insulating layer(400) is formed on the doped layer. An undoped layer(500) is formed on the buried insulating layer. The undoped layer is a GaN layer. An insulating layer(700) is formed on the undoped layer. A first gate(800) is formed on the insulating layer. Source and drain regions are respectively formed on a second region and a third region of the undoped layer. A second gate is formed on one side of the doped layer.
摘要翻译：目的：提供半导体器件和制造方法，以通过使用未掺杂层作为有效区域来防止在未掺杂层内产生电位。构成：在基板（100）的前侧形成有缓冲层（200）。在缓冲层上形成由n型掺杂剂掺杂的掺杂层（300）。掩埋绝缘层（400）形成在掺杂层上。在掩埋绝缘层上形成未掺杂层（500）。未掺杂的层是GaN层。在未掺杂层上形成绝缘层（700）。第一栅极（800）形成在绝缘层上。源区和漏区分别形成在未掺杂层的第二区和第三区上。第二栅极形成在掺杂层的一侧上。

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