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1. 发明授权

KR101258474B1 반도체장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101258474B1
公开(公告)日：2013-04-26
申请号：KR1020060051721
申请日：2006-06-09
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누마히데토 , 모노에시게하루 , 야마자키순페이
IPC分类号： H01L29/786
CPC分类号： H01L27/1214 , H01L27/124 , H01L27/1288 , H01L29/66757 , H01L29/78624
摘要： 본 발명은 측벽 스페이서를 형성하지 않고, 또한 공정 수를 늘리지 않으며, 자기정합적으로 LDD 영역을 적어도 하나 구비한 TFT를 제공한다. 본 발명은, 회절격자 패턴 또는 반투막으로 형성된 광 강도 저감 기능을 갖는 보조 패턴을 구비한 포토마스크 또는 레티클을 게이트 전극 형성용의 포토리소그래피 공정에 적용해서, 막 두께가 두터운 영역과, 상기 영역보다 막 두께가 얇은 영역을 한쪽 측면에 갖는 비대칭의 레지스트 패턴을 형성해서, 단차를 갖는 게이트 전극을 형성하고, 게이트 전극의 막 두께가 얇은 영역을 통해서 반도체층에 불순물 원소를 주입해서, 자기정합적으로 LDD 영역을 형성한다.
불순물 원소, 자기정합적, 레지스트, 회절격자.
摘要翻译：本发明提供一种TFT，其不形成侧壁间隔物，增加工艺数量，并且以自对准方式具有至少一个LDD区域。本发明中，通过将光掩模或者设置有具有光强度降低功能的辅助图案的光罩由衍射光栅图案或在用于栅电极的光刻工艺的半渗透膜形成形成，该膜比所述膜具有厚的厚度区域和所述区域以形成具有在一侧上的薄区域，和通过注射的杂质元素的半导体层形成栅电极具有的工序，通过栅极电极的厚度小区域的非对称的抗蚀剂图案，自对准到LDD 形成的区域。

2. 发明授权

KR101123094B1 에칭 방법 및 반도체장치의 제조방법 有权
标题翻译：半导体器件的蚀刻方法和制造方法
公开(公告)号：KR101123094B1
公开(公告)日：2012-03-15
申请号：KR1020077010574
申请日：2005-10-07
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 사사가와신야 , 모노에시게하루
IPC分类号： H01L21/3065
CPC分类号： H01L27/1288 , H01L21/31116 , H01L27/1214 , H01L29/78621
摘要： 본 발명은 실록산을 포함하는 층을 선택적으로 에칭하는 기술을 개시하고 있다. 본 발명은, 에칭시에 생기는 문제에 기인한 동작 불량 등이 저감된 반도체장치를 제공한다. 반도체 장치의 제조방법은 트랜지스터에 전기적으로 접속하는 도전층과, 그 도전층을 덮는 절연층을 형성과, 절연층 위에 형성된 마스크를 형성하는 단계와, 브롬화수소 가스를 포함하는 처리용 가스를 사용해서 절연층을 에칭하는 단계를 포함한다.
반도체장치, 에칭, 실록산, 브롬화수소 가스

3. 发明授权

KR100993541B1 반도체장치의 제조방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR100993541B1
公开(公告)日：2010-11-10
申请号：KR1020030041797
申请日：2003-06-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 모노에시게하루
IPC分类号： H01L29/786
CPC分类号： H01L29/78696 , H01L21/76838 , H01L29/42384 , H01L29/4908 , H01L29/66757 , H01L29/78621 , H01L2029/7863
摘要： 본 발명은, 게이트전극을 복수의 도전층으로 이루어진 적층체로 형성하여, 하부층측의 제 1 도전층의 채널길이방향의 폭이 상부층측의 제 2 도전층의 쪽보다 긴 형상으로 되어 있다. 게이트전극은, LDD를 형성하는 이온도핑시의 마스크로서 사용된다. 이때, 게이트전극과 중첩하는 LDD(Lov)를 1㎛이상, 바람직하게는 1.5㎛ 이상으로 하기 위해서, 게이트전극을 형성하는 마스크패턴의 형상에 가공을 가하여, 건식식각과 조합함으로써, 최적의 형상을 얻는다.

반도체장치, 게이트전극, 중첩, 마스크패턴, 적층체
摘要翻译：本发明中，通过形成包括多个导电层的层叠的栅极电极，在下层侧的沟道长度方向上的宽度的第一导电层比第二导电层的上侧的侧面上的长条形状。栅电极被用作用于离子掺杂以形成LDD的掩模。在这种情况下，LDD（Lov区）与栅电极的重叠，优选至少1.5㎛1㎛，加入到用于形成栅电极的掩模图案的经处理的形状，通过将干式蚀刻过程中，所述的最佳形状获得。

4. 发明公开

KR1020080027185A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020080027185A
公开(公告)日：2008-03-26
申请号：KR1020070096107
申请日：2007-09-20
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 아라사와료 , 미야자키아야 , 모노에시게하루 , 야마자키순페이
IPC分类号： H01L21/336
CPC分类号： H01L27/1266 , H01L27/124 , H01L29/78603 , H01L29/78606
摘要： A semiconductor device is provided to improve the yield and reliability of the semiconductor device by suppressing damage of an element even though stress is applied to the device. A semiconductor layer(106) is formed on a substrate, and has a channel formation region and an impurity region(106b). A first conductive layer(110) is formed on the channel formation region, in which a gate insulating layer is interposed between the first conductive layer and the channel formation region. A first interlayer dielectric is formed to cover the first conductive layer. A second conductive layer(114) is formed on the first interlayer dielectric to overlap with at least part of the impurity region. A second interlayer dielectric is formed on the second conductive layer. A third conductive layer is formed on the second interlayer dielectric. The third conductive layer is electrically connected to the impurity region through an opening formed in the first interlayer dielectric and the second interlayer dielectric.
摘要翻译：提供了一种半导体器件，用于通过抑制元件的损伤来提高半导体器件的产量和可靠性，即使对器件施加了应力。半导体层（106）形成在基板上，具有沟道形成区域和杂质区域（106b）。第一导电层（110）形成在沟道形成区域上，其中栅极绝缘层插入在第一导电层和沟道形成区域之间。形成第一层间电介质以覆盖第一导电层。在第一层间电介质上形成第二导电层（114），以与杂质区域的至少一部分重叠。在第二导电层上形成第二层间电介质。在第二层间电介质上形成第三导电层。第三导电层通过形成在第一层间电介质和第二层间电介质中的开口电连接到杂质区。

5. 发明公开

KR1020070060160A 에칭 방법 및 반도체장치의 제조방법 有权
标题翻译：半导体器件的蚀刻方法和制造方法
公开(公告)号：KR1020070060160A
公开(公告)日：2007-06-12
申请号：KR1020077010574
申请日：2005-10-07
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 사사가와신야 , 모노에시게하루
IPC分类号： H01L21/3065
CPC分类号： H01L27/1288 , H01L21/31116 , H01L27/1214 , H01L29/78621
摘要： The present invention discloses technique of etching selectively a layer containing siloxane. The present invention provides a semiconductor device with reduced operation deterioration due to etching failure. A method for manufacturing a semiconductor device comprises steps of forming a conductive layer electrically connecting to a transistor, an insulating layer covering the conductive layer, and a mask formed over the insulating layer; and etching the insulating layer with a processing gas including a hydrogen bromide gas.
摘要翻译：本发明公开了选择性地蚀刻含有硅氧烷的层的技术。本发明提供一种半导体器件，其由于蚀刻失效而导致操作劣化减小。一种制造半导体器件的方法包括以下步骤：形成电连接到晶体管的导电层，覆盖导电层的绝缘层和形成在绝缘层上的掩模; 并用包括溴化氢气体的处理气体蚀刻绝缘层。

6. 发明授权

KR101377426B1 반도체 장치 有权
公开(公告)号：KR101377426B1
公开(公告)日：2014-03-21
申请号：KR1020070096107
申请日：2007-09-20
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 아라사와료 , 미야자키아야 , 모노에시게하루 , 야마자키순페이
IPC分类号： H01L21/336
CPC分类号： H01L27/1266 , H01L27/124 , H01L29/78603 , H01L29/78606
摘要： 기판상에설치되고, 채널형성영역과불순물영역을구비하는반도체막과, 채널형성영역의상방에게이트절연막을개재하여설치된제 1 도전막과, 제 1 도전막을덮어설치된제 1 층간절연막과, 제 1 층간절연막상에, 적어도불순물영역의일부와겹치도록설치된제 2 도전막과, 제 2 도전막상에설치된제 2 층간절연막과, 제 2 층간절연막상에, 개구부를통해서불순물영역과전기적으로접속하도록설치된제 3 도전막을설치한다.

7. 发明授权

KR101252018B1 반도체 장치 및 그 제조방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101252018B1
公开(公告)日：2013-04-08
申请号：KR1020060057940
申请日：2006-06-27
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누마히데토 , 모노에시게하루
IPC分类号： H01L29/786
CPC分类号： H01L27/1214 , H01L27/124 , H01L27/127 , H01L27/1288 , H01L29/78624
摘要： 폭이 다른 LDD 영역을 자기정합적으로 형성하고, 각각의 폭을 개개의 회로에 따라 정밀하게 제어하는 제조 방법을 제공한다. 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용함으로써, 게이트 전극의 두께가 얇은 영역의 폭을 자유롭게 설정할 수 있고, 그 게이트 전극을 마스크로서 사용하여 자기정합적으로 형성할 수 있는 2개의 LDD 영역의 폭을 개개의 회로에 따라 다르게 할 수 있다. 하나의 TFT에 있어서, 폭이 다른 2개의 LDD 영역은, 게이트 전극과 중첩한다.
LDD, 포토마스크, TFT, 회절격자패턴, 반투명막
摘要翻译：提供了一种制造方法，用于以自对准方式形成不同宽度的LDD区域，并根据各个电路精确地控制各个宽度。通过使用衍射光栅图案或辅助光掩模或掩模版的图案提供了一种具有光强度降低由透光性膜的功能，栅电极也可以自由地设定该薄区域的宽度的厚度，使用栅极电极作为掩模，磁可以以匹配的方式形成的两个LDD区域的宽度可以根据各个电路而不同。在一个TFT中，具有不同宽度的两个LDD区域与栅电极重叠。

8. 发明公开

KR1020070003588A 반도체 장치 및 그 제조방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020070003588A
公开(公告)日：2007-01-05
申请号：KR1020060057940
申请日：2006-06-27
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누마히데토 , 모노에시게하루
IPC分类号： H01L29/786
CPC分类号： H01L27/1214 , H01L27/124 , H01L27/127 , H01L27/1288 , H01L29/78624 , H01L29/42384
摘要： A semiconductor device and a method for manufacturing the same are provided to form an LDD region with a width suitable for each circuit in a self-aligned manner. A semiconductor layer(303) is formed on a substrate(301) having an insulating surface. A gate insulation layer is formed on the semiconductor layer. A gate electrode is formed on the gate insulating layer, and has a first conductive layer(305a) and a second conductive layer(306a). The semiconductor layer has a source region, a drain region, a channel forming region, a first impurity region formed between the channel forming region and the source region, and a second impurity region formed between the channel forming region and the drain region. The first conductive layer overlaps with the channel forming region, the first impurity region and the second impurity region. The second conductive layer overlaps with the channel forming region. A width of the second impurity region is larger than that of the first impurity region, and a width of the first conductive layer is larger than that of the second conductive layer.
摘要翻译：提供半导体器件及其制造方法，以自对准的方式形成具有适合每个电路的宽度的LDD区域。半导体层（303）形成在具有绝缘表面的基板（301）上。在半导体层上形成栅极绝缘层。栅电极形成在栅绝缘层上，并具有第一导电层（305a）和第二导电层（306a）。半导体层具有源区域，漏极区域，沟道形成区域，形成在沟道形成区域和源极区域之间的第一杂质区域以及形成在沟道形成区域和漏极区域之间的第二杂质区域。第一导电层与沟道形成区，第一杂质区和第二杂质区重叠。第二导电层与沟道形成区重叠。第二杂质区域的宽度大于第一杂质区域的宽度，第一导电层的宽度大于第二导电层的宽度。

9. 发明公开

KR1020060128718A 반도체장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020060128718A
公开(公告)日：2006-12-14
申请号：KR1020060051721
申请日：2006-06-09
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누마히데토 , 모노에시게하루 , 야마자키순페이
IPC分类号： H01L29/786
CPC分类号： H01L27/1214 , H01L27/124 , H01L27/1288 , H01L29/66757 , H01L29/78624 , H01L27/12 , H01L29/42384
摘要： A semiconductor apparatus and a manufacturing method thereof are provided to alleviate the strength of electric field around drain by employing an LDD region overlapped with a gate electrode only at the drain. A dielectric(102) is formed on a semiconductor layer(103). Conductive layers(105a,106a) are formed on the dielectric. A resist pattern(107a) is formed on the conductive layer by using a photo mask or a reticle. The resist pattern has a first part whose layer thickness is thick and a second part whose layer thickness is thinner than the first part. The conductive layer is selectively etched to form gate electrodes(105b,106b) having a first part whose layer thickness is thick and a second part whose layer thickness is thicker than the first part. Impurity element is implanted into the semiconductor layer by using the first part and the second part of the gate electrode as a mask to form a first impurity region(110) on both sides of a channel forming region overlapped with the gate electrode on the semiconductor layer. Impurity element is implanted into the semiconductor layer through the second part of the gate electrode to form a second impurity region(111) in a region overlapped with the second part of the gate electrode.
摘要翻译：提供一种半导体装置及其制造方法，通过仅在漏极处采用与栅电极重叠的LDD区域来减轻漏极周围的电场强度。电介质（102）形成在半导体层（103）上。在电介质上形成导电层（105a，106a）。通过使用光掩模或掩模版，在导电层上形成抗蚀剂图案（107a）。抗蚀剂图案具有层厚度厚的第一部分和层厚度比第一部分薄的第二部分。选择性地蚀刻导电层以形成具有层厚度厚度的第一部分和层厚度大于第一部分的第二部分的栅电极（105b，106b）。通过使用栅极的第一部分和第二部分作为掩模将杂质元素注入到半导体层中，以在与半导体层上的栅电极重叠的沟道形成区的两侧上形成第一杂质区（110）。杂质元素通过栅电极的第二部分注入到半导体层中，以在与栅电极的第二部分重叠的区域中形成第二杂质区（111）。

10. 发明公开

KR1020040004066A 반도체장치의 제조방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020040004066A
公开(公告)日：2004-01-13
申请号：KR1020030041797
申请日：2003-06-26
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 모노에시게하루
IPC分类号： H01L29/786
CPC分类号： H01L29/78696 , H01L21/76838 , H01L29/42384 , H01L29/4908 , H01L29/66757 , H01L29/78621 , H01L2029/7863
摘要： PURPOSE: To provide the technology to particularly manufacture, with good reproducibility, TFT having excellent hot carrier resistance by giving a degree of freedom in design to the size of the TFT of the gate overlap LDD structure formed on the self-alignment basis. CONSTITUTION: A gate electrode is formed of a laminated body including a plurality of conductive layers. Widths of a first conductive layer and a second conductive layer in the direction of channel length are set to provide the result that the first conductive layer as the lower layer is longer than the other and the gate electrode is used as the mask for ion-doping to form the LDD. In this case, the optimum shape can be obtained by processing the shape of the mask pattern to form the gate electrode and then combining this process with the dry etching process, in order to set the LDD overlapped with the gate electrode, namely, Lov to 1 μm or more, preferably to 1.5 μm or more.
摘要翻译：目的：通过在自对准的基础上形成的栅极重叠LDD结构的TFT的尺寸给予一定程度的设计自由度，提供具有良好再现性的TFT，具有良好的再现性，特别是制造具有优异热载流子电阻的技术。构成：栅极由包括多个导电层的层叠体形成。设置沿沟道长度方向的第一导电层和第二导电层的宽度，以提供作为下层的第一导电层比另一个长的结果，并且使用栅电极作为离子掺杂掩模形成LDD。在这种情况下，通过处理掩模图案的形状以形成栅电极，然后将该处理与干蚀刻工艺组合，可以获得最佳形状，以便将LDD与栅电极重叠，即Lov到 1μm以上，优选为1.5μm以上。

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