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1. 发明公开

KR1019920018982A 반도체장치 및 반도체 기억장치 失效
公开(公告)号：KR1019920018982A
公开(公告)日：1992-10-22
申请号：KR1019920003451
申请日：1992-03-03
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 야마나까도시아끼 , 하시모또다까시 , 하시모또나오다까 , 다께다에이지
IPC分类号： H01L29/786 , G02F1/136
摘要： 내용 없음

2. 发明公开

KR1019880013228A 반도체 장치 및 그의 제조방법 无效
公开(公告)号：KR1019880013228A
公开(公告)日：1988-11-30
申请号：KR1019880004531
申请日：1988-04-21
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이자와류우이찌 , 구레도구오 , 이이지마신뻬이 , 다께다에이지 , 이구라야스오 , 하마다아게미 , 히라이와아쯔시
IPC分类号： H01L29/78

3. 发明授权

KR100180540B1 플립플롭을 갖는 반도체기억장치 失效
标题翻译：半导体存储器装置具有触发电路
公开(公告)号：KR100180540B1
公开(公告)日：1999-03-20
申请号：KR1019900005098
申请日：1990-04-13
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 야마나까도시아끼 , 하시모또나오따까 , 하시모또다까시 , 시미즈아끼히로 , 이시바시고이찌로 , 사사끼가쯔로 , 시모히가시가쯔히로 , 다께다에이지 , 사까이요시오 , 니시다다까시
IPC分类号： H01L27/11
摘要： 반도체기억장치에 관한 것으로서, 소요면적이 매우 작고 또 소프트에러 내성이 높아 안정된 메모리셀 동작이 가능한 스테이틱형 랜덤엑세스 메모리셀을 포함하는 반도체기억장치를 제공하기 위해, 기판, 플립플롭회로, 1쌍의 제1도전형의 전송용 절연게이트형 전계효과 트랜지스터 및 pn접합을 갖는 플립플롭회로의 기억노드를 포함하며, 구동용 절연게이트형 전계효과 트랜지스터의 한쪽의 게이트전극과 구동용 절연게이트형 전계효과 트랜지스터의 다른 쪽의 드레인영역은 제1의 도전막을 통해서 서로 전기적으로 접속되고, 구동용 절연게이트형 전계효과 트랜지스터의 한쪽의 드레인영역과 구동용 절연게이트형 전계효과 트랜지스터의 다른 쪽의 게이트전극은 제2의 도전막을 통해서 서로 전기적으로 접속되고, 구동용 및 전송용 절연게이트형 전� ��효과 트랜지스터의 게이트전극은 실질적으로 서로 평행하게 연장하고, 구동용 및 전송용 절연게이트형 전계효과 트랜지스터의 채널영역은 실질적으로 서로 평행하게 연장하도록 하였다.
이와 같이 하는 것에 의해, 고집적화에 최적의 스테이틱형 랜덤 액세스 메모리셀을 갖는 반도체기억장치를 제공할 수 있다는 등의 효과가 얻어진다.

4. 发明授权

KR100163759B1 반도체장치 및 반도체기억장치 失效
标题翻译：半导体器件和半导体存储器件
公开(公告)号：KR100163759B1
公开(公告)日：1998-12-01
申请号：KR1019890016688
申请日：1989-11-17
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 히사모또다이 , 가가도루 , 기무라신이찌로 , 모니와마사히로 , 다나까하루히꼬 , 히라이와아쯔시 , 다께다에이지
IPC分类号： H01L29/78
CPC分类号： H01L29/785
摘要： 내용없음.

5. 发明授权

KR1019970003903B1 반도체 장치 및 그의 제조방법 无效
公开(公告)号：KR1019970003903B1
公开(公告)日：1997-03-22
申请号：KR1019880004531
申请日：1988-04-21
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이자와류우이찌 , 구레도구오 , 이이지마신뻬이 , 다께다에이지 , 이구라야스오 , 하마다아게미 , 히라이와아쯔시
IPC分类号： H01L29/78
CPC分类号： H01L29/6659 , H01L29/42376 , H01L29/4916 , H01L29/4925

6. 发明公开

KR1019910020905A 종형 반도체 기억 장치와 그 제조 방법 无效
标题翻译：垂直型半导体存储器件及其制造方法
公开(公告)号：KR1019910020905A
公开(公告)日：1991-12-20
申请号：KR1019910006467
申请日：1991-04-23
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 기무라신이찌로 , 구레도꾸오 , 가가도오루 , 히사모또다이 , 다께다에이지
IPC分类号： H01L27/108
摘要： 내용 없음

7. 发明授权

KR1019910009036B1 반도체장치 失效
公开(公告)号：KR1019910009036B1
公开(公告)日：1991-10-28
申请号：KR1019880017432
申请日：1988-12-24
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 요시무라도시유끼 , 이구라야스오 , 다께다에이지 , 마쯔오까히데유끼
IPC分类号： H01L29/76
CPC分类号： B82Y10/00 , H01L29/66977 , H01L29/7831 , H01L29/8124
摘要： 내용 없음.

8. 发明授权

KR100254006B1 반도체 메모리 장치 失效
公开(公告)号：KR100254006B1
公开(公告)日：2000-04-15
申请号：KR1019920015169
申请日：1992-08-24
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 히사모또다이 , 슈꾸리쇼지 , 사가라가즈히꼬 , 기무라신이찌로 , 미나미신이찌 , 다께다에이지
IPC分类号： H01L29/788 , G11C11/24
CPC分类号： G11C11/401 , G11C11/40 , H01L27/108
摘要： 높은 집적밀도를 갖는 반도체 메모리 장치로서, 커패시터 전극 CE에 축적된 전하가 기판과의 접합을 통한 누설 및 스위칭트랜지스터 Q의 누설 잔류때문에, 시간이 경과함에 따라 감소되므로, 커패시터 전극 CE가 영구적으로 또는 정적으로 데이타를 유지할 수 없어, 빈번한 간격으로 데이타를 리라이트하는 리프레쉬를 실행할 필요가 있고, 축적 전하량에 의해 리프레쉬 간격이 결정되므로, 리프레쉬 빈도를 저감하기 위해서는 축적 전하량을 증가시킬 필요가 있지만, 커패시터의 축적 전하량은 커패시터의 면적에 비례하므로, 집적도의 증가가 커패시터 크기를 저감하는 메모리셀의 집적도가 증가할수록 축적 전하량이 감소하여 리프레쉬의 빈도가 대응해서 바람직하지 못하게 증가하는 것을 해소하기 위해서, 나머지 메모리 셀 구조, 특히 스위칭 트랜� �스터의 소오스 드레인 누설 경로에서 절연된 메모리 셀 전하 유지 전극을 사용하고, 전하 유지 전극 또는 일부를 절연물로 둘러싸는 것에 부가해서, 라이트 소자가 특히 다른 도전형을 갖는 PN접합을 사용하는 라이트 소자로 전하량을 변경하는 절연물과 접촉하는 기판을 구비한다.
이러한 반도체 메모리 장치를 사용하는 것에 의해, 절연물로 메모리부를 둘러싸서 스위칭 트랜지스터 및 라이트 소자가 형성되므로, 메모리부의 전극을 절연물로 덮을 수 있고, 전하의 누설을 방지할 수 있다.

9. 发明授权

KR100192064B1 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 失效
标题翻译：具有低电阻规划器接线结构的半导体器件
公开(公告)号：KR100192064B1
公开(公告)日：1999-06-15
申请号：KR1019910005691
申请日：1991-04-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 기무라가쯔따까 , 나까고메요시노부 , 히사모또다이 , 가와모또요시후미 , 다께다에이지 , 이이지마신뻬이 , 구레도꾸오 , 니시다다까시
IPC分类号： H01L21/768
摘要： 저저항 배선구조를 갖는 반도체장치 및 그 제조방법으로서, 데이타선에 다결정 Si와 금속실리사이드의 적층구조를 이용하는 경우 데이타선의 저항이 증대하여 LSI로서의 성능이 저하되고 생산성이 저감되는 문제를 해결하기 위해, 반도체 기판, 이 반도체기판 위에 마련된 반도체소자 및 이 반도체소자와 접속하고, 바닥에 오목볼록을 갖는 구조 위에 마련된 배선을 갖는 반도체장치에서 배선은 하층의 제1도전막과 상층의 제2도전막의 적어도 2층의 도전막으로 형성하고, 이 제1도전막이 바닥의 오목볼록을 완화한 또는 평탄하게한 표면을 갖게하여 바닥단차를 횡단해서 배치되는 배선을 평탄한 구조로 한다. 이러한 반도체장치 및 그 제조방법을 이용하는 것에 의해 배선자체의 저항을 내릴 수 있으며, 또 주기적으로 배치되는 워드선 위를 횡단해서 데이타선이 배치되는 메모리 LSI에서 데이타선의 구조를 평탄하게 하는 것에 의해 데이타선의 배선저항을 저감할 수 있으므로 회로동작의 고속화가 도모되어 메모리 LSI의 성능을 향상시킬 수가 있다.

10. 发明公开

KR1019970005031A 저저항 배선 구조를 갖는 반도체 장치 및 그 제조 방법 无效
标题翻译：具有低电阻布线结构的半导体器件及其制造方法
公开(公告)号：KR1019970005031A
公开(公告)日：1997-01-29
申请号：KR1019960010719
申请日：1996-04-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 기무라가쯔따가 , 나까고메요시노부 , 히사모또다이 , 가와모또요시후미 , 다께다에이지 , 이이지마신뻬이 , 구레도꾸오 , 니시다다까시
IPC分类号： H01L21/3205
摘要： 저저항 배선구조를 갖는 반도체방치 및 그 제조방법으로서, 데이타선에 다결정실리콘과 금속실리사이드의 적층구조를 이용하는 경우 데이타선의 저항이 증대하여 LSI로서의 성능이 저하되고 생산성이 저감되는 문제를 해결하기 위해, 반도체기판상에 마련된 제1도전체를 가공해서 워드선을 형성하고, 이 워드선상에 제1절연막을 마련하는 제1공정, 이 워드선의 측벽에 제2절연막으로 이루어지는 사이드월 스페이서를 형성하는 제2공정, 이 워드선의 간극을 제3절연막으로 매립하는 것에 의해 이 워드선 사이에 마련된 절연막의 표면과 이 워드선의 표면이 실질적으로 동일한 높이이며, 또한 평탄하게 마련하는 제3공정, 이 제3절연막의 원하는 부분을 에칭하여 기판의 원하는 부분을 노출시키는 제4공정 및 제2도전체와 제4절연막을 피착하고, 양자를 이 적으로 가곡해서 데이타선을 형성하는 제5공정을 갖는다.
상기에 의해, 배선자체의 저항을 내릴 수 있으며, 또 주기적으로 레이아우트되는 워드선상을 횡단해서 데이타선이 배치되는 메모리 LSI에 있어서 데이타선의 구조를 실질적으로 평탄하게 하는 것에 의해서 데이타선의 배선저항을 저감할 수 있으므로 회로동작의 고속화가 도모되어 메모리 LSI의 성능을 향상시킬 수가 있다.

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