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1. 发明授权

KR100210580B1 불휘발성 반도체 기억장치의 제조방법 失效
公开(公告)号：KR100210580B1
公开(公告)日：1999-07-15
申请号：KR1019910010118
申请日：1991-06-19
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 구메히또시 , 아다찌데쯔오 , 오지유즈루 , 구레도꾸오 , 우시야마마사히로 , 가와까미히로시
IPC分类号： H01L27/115
摘要： 부유게이트전극과 제어게이트전극으로 이루어지는 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터와 단일 게이트전극구조의 주변회로용 MOS 트랜지스터를 동일 반도체 기판상에 형성하기 위한 불휘발성 반도체 기억장치의 제조방법으로서, 불휘발성 반도체 기억장치의 신뢰성을 향상하기 위해, 2층 게이트전극 구조(5,7)을 갖는 불휘발성 메모리의 고유전률의 층간절연막(6)을 형성하기 전에 주변회로용 MOS 영역의 기판상을 열산화막(3)을 다결정 실리콘막(5)로 순차 피복하여 두고, 층간절연막(6)을 주변회로영역상에서 선택적으로 제거하기 전에 다결정 실리콘막(7)로 불휘발성 메모리의 층간절연막(6)의 표면을 피복하여 두고, 주변회로영역의 층간절연막(6)을 제거할 때 주변회로영역의 바닥의 다결정 실리콘막(5)가 에칭에 의한 오염 또는 손상에 � �하여 버퍼층으로서 작동하고, 불휘발성 메모리부의 층간절연막(6) 표면상의 도전막(7)도 에칭에 의한 오염 또는 손상에 대하여 버퍼층으로서 작동한다.
이러한 불휘발성 반도체 기억장치의 제조방법을 사용하는 것에 의해, 메모리 셀 면적을 희생하는 일 없이 라이트, 리드, 소거 특성이 우수한 불휘발성 반도체 기억장치를 실현할 수 있다.

2. 发明授权

KR1019910009453B1 반도체 메모리 및 그 제조방법 失效
标题翻译：半导体存储器及其制作方法
公开(公告)号：KR1019910009453B1
公开(公告)日：1991-11-16
申请号：KR1019910011995
申请日：1991-07-15
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 스나미히데오 , 구레도꾸오 , 가와모또요시후미
IPC分类号： H01L27/108
摘要： 내용 없음.

3. 发明授权

KR100279091B1 에칭방법 및 에칭장치 失效
公开(公告)号：KR100279091B1
公开(公告)日：2001-04-02
申请号：KR1019930021983
申请日：1993-10-22
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 고또야스시 , 구레도꾸오 , 가와까미히로시 , 가쯔야마마사노리 , 야기기요미 , 에나미히로미찌
IPC分类号： H01L21/302
摘要： 낮은 가스압력하에서의 고밀도 플라즈마를 사용해서 고 선택성 및 고 이방성으로 에칭을 실행할 수 있는 에칭방법 및 이 에칭방법을 실행하는 에칭장치로서, 에스펙트비 의존성을 매우 작게 할 수 있으므로 또한 수직인 측면을 갖는 미세한 패턴을 형성할 수 있는 고밀도 및 고 선택성을 갖도록, 2개의 다른 값사이에서 이온시스의 평균 두께와 에칭이온의 평균 에너지를 교대로 반복적으로 전환하는 것에 의해 에칭을 실행하는 방법 및 장치에 있어서, 피가공물의 표면으로의 표면으로의 에션트 흡착 및 이온에 의한 에칭이 효율적으로 실행되어 에칭 깊이에 에스펙트비에 의한 영향을 저감할 수 있으므로, 열림구멍의 폭이 변화하더라도 동일한 깊이로 에칭을 실행할 수 있도록 한 구성으로 한다.
이러한 에칭방법 및 에칭장치를 사용하는 것에 의해, 수직단면의 측벽을 갖는 미세한 패턴을 에스펙트비에 관계없이 높은 선택성으로 형성할 수 있어 ULSI등에 있어서의 패턴 에칭 정밀도를 대폭적으로 향상할 수 있으므로, 얇은 바닥 SiO
2 막을 갖는 게이트와 높은 에스펙트비 구조를 갖는 트렌치 커패시터를 형성하는 것에 유효하고 또, 실용화에 매우 유효하다.

4. 发明授权

KR100053661B1 반도체 기억장치 失效
公开(公告)号：KR100053661B1
公开(公告)日：1992-08-07
申请号：KR1019880016949
申请日：1988-12-19
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 기무라신이찌로 , 하시모또나오따까 , 사까이요시오 , 구레도꾸오 , 가와모또요시후미
IPC分类号： H01L27/108

5. 发明公开

KR1019910019177A 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 失效
标题翻译：具有低电阻布线结构的半导体器件及其制造方法
公开(公告)号：KR1019910019177A
公开(公告)日：1991-11-30
申请号：KR1019910005691
申请日：1991-04-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 기무라가쯔따까 , 나까고메요시노부 , 히사모또다이 , 가와모또요시후미 , 다께다에이지 , 이이지마신뻬이 , 구레도꾸오 , 니시다다까시
IPC分类号： H01L21/768
摘要： 내용 없음

6. 发明授权

KR100192064B1 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 失效
标题翻译：具有低电阻规划器接线结构的半导体器件
公开(公告)号：KR100192064B1
公开(公告)日：1999-06-15
申请号：KR1019910005691
申请日：1991-04-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 기무라가쯔따까 , 나까고메요시노부 , 히사모또다이 , 가와모또요시후미 , 다께다에이지 , 이이지마신뻬이 , 구레도꾸오 , 니시다다까시
IPC分类号： H01L21/768
摘要： 저저항 배선구조를 갖는 반도체장치 및 그 제조방법으로서, 데이타선에 다결정 Si와 금속실리사이드의 적층구조를 이용하는 경우 데이타선의 저항이 증대하여 LSI로서의 성능이 저하되고 생산성이 저감되는 문제를 해결하기 위해, 반도체 기판, 이 반도체기판 위에 마련된 반도체소자 및 이 반도체소자와 접속하고, 바닥에 오목볼록을 갖는 구조 위에 마련된 배선을 갖는 반도체장치에서 배선은 하층의 제1도전막과 상층의 제2도전막의 적어도 2층의 도전막으로 형성하고, 이 제1도전막이 바닥의 오목볼록을 완화한 또는 평탄하게한 표면을 갖게하여 바닥단차를 횡단해서 배치되는 배선을 평탄한 구조로 한다. 이러한 반도체장치 및 그 제조방법을 이용하는 것에 의해 배선자체의 저항을 내릴 수 있으며, 또 주기적으로 배치되는 워드선 위를 횡단해서 데이타선이 배치되는 메모리 LSI에서 데이타선의 구조를 평탄하게 하는 것에 의해 데이타선의 배선저항을 저감할 수 있으므로 회로동작의 고속화가 도모되어 메모리 LSI의 성능을 향상시킬 수가 있다.

7. 发明公开

KR1019970005031A 저저항 배선 구조를 갖는 반도체 장치 및 그 제조 방법 无效
标题翻译：具有低电阻布线结构的半导体器件及其制造方法
公开(公告)号：KR1019970005031A
公开(公告)日：1997-01-29
申请号：KR1019960010719
申请日：1996-04-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 기무라가쯔따가 , 나까고메요시노부 , 히사모또다이 , 가와모또요시후미 , 다께다에이지 , 이이지마신뻬이 , 구레도꾸오 , 니시다다까시
IPC分类号： H01L21/3205
摘要： 저저항 배선구조를 갖는 반도체방치 및 그 제조방법으로서, 데이타선에 다결정실리콘과 금속실리사이드의 적층구조를 이용하는 경우 데이타선의 저항이 증대하여 LSI로서의 성능이 저하되고 생산성이 저감되는 문제를 해결하기 위해, 반도체기판상에 마련된 제1도전체를 가공해서 워드선을 형성하고, 이 워드선상에 제1절연막을 마련하는 제1공정, 이 워드선의 측벽에 제2절연막으로 이루어지는 사이드월 스페이서를 형성하는 제2공정, 이 워드선의 간극을 제3절연막으로 매립하는 것에 의해 이 워드선 사이에 마련된 절연막의 표면과 이 워드선의 표면이 실질적으로 동일한 높이이며, 또한 평탄하게 마련하는 제3공정, 이 제3절연막의 원하는 부분을 에칭하여 기판의 원하는 부분을 노출시키는 제4공정 및 제2도전체와 제4절연막을 피착하고, 양자를 이 적으로 가곡해서 데이타선을 형성하는 제5공정을 갖는다.
상기에 의해, 배선자체의 저항을 내릴 수 있으며, 또 주기적으로 레이아우트되는 워드선상을 횡단해서 데이타선이 배치되는 메모리 LSI에 있어서 데이타선의 구조를 실질적으로 평탄하게 하는 것에 의해서 데이타선의 배선저항을 저감할 수 있으므로 회로동작의 고속화가 도모되어 메모리 LSI의 성능을 향상시킬 수가 있다.

8. 发明公开

KR1019940012408A 에칭방법 및 에칭장치 失效
标题翻译：蚀刻方法和蚀刻设备
公开(公告)号：KR1019940012408A
公开(公告)日：1994-06-23
申请号：KR1019930021983
申请日：1993-10-22
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 고또야스시 , 구레도꾸오 , 가와까미히로시 , 가쯔야마마사노리 , 야기기요미 , 에나미히로미찌
IPC分类号： H01L21/302
摘要： 낮은 가스압력하에서의 고밀도 플라즈마를 사용해서 고 선택성 및 고 이방성으로 에칭을 실행할 수 있는 에칭방법 및 이 에칭방법을 실행하는 에칭장치로서, 에스펙트비 의존성을 매우 작게 할 수 있으며 또한 수직인 측면을 갖는 미세한 패턴을 형성할 수 있는 고밀도 및 고 선택성을 갖도록, 2개 의 다른 값사이에서 이온시스의 평균 두께와 에칭이온의 평균 에너지를 교대로 반복적으로 전환하는 것에 의해 에칭을 실행하는 에칭방법 및 장치에 있어서, 피가공물의 표면으로의 에션트 흡착 및 이온에 의한 에칭이 효율적으로 실행되어 에칭 깊이에 에스펙트비에 의한 영향을 저감할 수 있으므로, 열림구멍의 폭이 변환하더라도 동일한 깊이로 에칭을 실행할 수 있도록 한 구성으로 한다.
이러한 에칭방법 및 에칭장치를 사용하는 것에 의해, 수직단면의 측벽을 갖는 미세한 패턴을 에스펙트비에 관계없이 높은 선택성으로 형성할 수 있어 ULSI등에 있어서의 패턴 에칭 정밀도를 대폭적으로 행상할 수 있으므로, 얇은 바닥 SiO
2 막을 갖는 게이트와 높은 에스펙트비 구조를 갖는 트레치 커패시터를 형성하는 것에 유효하고 또, 실용화에 매우 유효하다.

9. 发明公开

KR1019900002430A 홈상 절연막의 형성 방법 失效
公开(公告)号：KR1019900002430A
公开(公告)日：1990-02-28
申请号：KR1019880008724
申请日：1988-07-14
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가가도오루 , 기무라신이찌로 , 구레도꾸오 , 가와모또요시후미 , 스나미히데오
IPC分类号： H01L21/31
摘要： 내용 없음.

10. 发明公开

KR1019890012387A 반도체 기억장치 失效
公开(公告)号：KR1019890012387A
公开(公告)日：1989-08-26
申请号：KR1019880016949
申请日：1988-12-19
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 기무라신이찌로 , 하시모또나오따까 , 사까이요시오 , 구레도꾸오 , 가와모또요시후미
IPC分类号： H01L27/108

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