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1. 发明授权

KR100572757B1 클러스터 칼럼 디코딩 구조를 가지는 반도체 메모리 장치 有权
标题翻译：具有串联型解码结构的半导体存储器件
公开(公告)号：KR100572757B1
公开(公告)日：2006-04-24
申请号：KR1020000061763
申请日：2000-10-20
申请人： 주식회사 제주반도체
发明人： 서보성 , 이종훈 , 정민철
IPC分类号： G11C29/00
摘要： 본 발명의 클러스터 칼럼 디코딩 구조를 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 다수개의 노말 메모리 블록들, 리던던트 메모리 블록, 선택되는 노말 서브 블록 또는 리던던트 서브 블록으로/로부터 입출력되는 데이터를 전송하는 M(여기서, M은 2이상의 자연수)개의 데이터 입출력 라인 쌍을 구비한다. M개의 데이터 입출력 라인 쌍은 동일한 상기 노말 서브 블록 또는 대체되는 상기 리던던트 서브 블록에 속하는 M개의 칼럼 쌍으로/으로부터 M개의 데이터를 병렬적으로 입출력할 수 있다. 본 발명의 클러스터 칼럼 디코딩 구조를 가지는 반도체 메모리 장치에 의하면, 하나의 노말 메모리 블록 내에 많은 수의 칼럼 디코더가 내장됨으로 인하여 발생할 수 있는 레이아웃(layout) 상의 제약이 완화될 수 있다. 그리고, 동일한 노말 서브 블록 내에의 다수개의 칼럼에 불량 셀이 발생하는 경우에도, 효율적인 리페어가 가능하다.
클러스터, 칼럼, 디코딩, 메모리, 데이터 입출력

2. 发明授权

KR100567356B1 이중 셀 전원 전압을 가지는 에스램 失效
标题翻译：具有双电源电压的SRAM
公开(公告)号：KR100567356B1
公开(公告)日：2006-04-03
申请号：KR1020000058542
申请日：2000-10-05
申请人： 주식회사 제주반도체
发明人： 정민철 , 이종훈 , 서보성 , 양광석 , 김장래
IPC分类号： G11C11/417
摘要： 이중 셀 전원 전압을 가지는 에스램이 게시된다. 본 발명의 이중 셀 전원 전압을 가지는 에스램은 셀 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 메모리 셀 어레이; 외부 전원 전압이 공급되며, 제2 두께의 게이트 산화층을 가지는 주변 회로부; 및 상기 외부 전원 전압을 변압하여, 셀 전원 전압을 제공하는 전원 전압 공급 회로를 구비한다. 셀 전원 전압은 외부 전원 전압이 소정의 기준 전압보다 높을 때에는 외부 전원 전압보다 제1 전압만큼 낮으며, 외부 전원 전압이 기준 전압보다 낮을 때에는 외부 전원 전압과 동일한 전압 레벨을 가진다. 본 발명의 이중 셀 전원 전압을 가지는 에스램에 의하면, 엑티브나 스탠바이 모드에서는 외부 전원 전압을 강하하여 셀 전원 전압을 공급하고, 데이터 유지 모드에서는 외부 전원 전압과 동일한 레벨의 셀 전원 전압이 공급된다. 그러므로, 본 발명의 에스램에 의하면, 전류의 소모도 감소되면서, 데이터 유지 모드에서의 셀 전원 전압이 전원 전압 이하로 하강하는 것이 방지되어, 효율적으로 데이터가 유지될 수 있다.

3. 发明公开

KR1020040098479A 기입 동작시의 워드라인의 활성화 폭이 독출 동작에서의워드라인의 활성화폭보다 작은 반도체 메모리 장치 无效
标题翻译：在操作过程中，在写操作期间使用WORD线宽度的半导体存储器件在操作模式下不会超过字线宽度，特别是增加了预置时间
公开(公告)号：KR1020040098479A
公开(公告)日：2004-11-20
申请号：KR1020030030859
申请日：2003-05-15
申请人： 주식회사 제주반도체
发明人： 정민철
IPC分类号： G11C7/00
摘要： PURPOSE: A semiconductor memory device where enable width of a word line during a write operation is narrower than enable width of the word line during an operation mode is provided to increase a precharge time(tRRE) as minimizing a tDW and maintaining a read enable width(w12) of the word line. CONSTITUTION: The semiconductor memory device comprises a memory block(321) and a word line driver(317). The memory block includes a number of memory cells. A row of the memory cell is selected by enabling a word line, and a column of the memory cell is selected by enabling a pair of bit lines. The memory cells connected to the word line are gated and input/output data through each bit line pair. The memory block performs a write operation and a read operation continuously as to memory cells connected to the same bit line pair. The word line driver is controlled by a driver driving pulse provided from a word line pulse generation part(310), and enables the word line. The word line pulse generation part includes a write pulse generator(310a), a read pulse generator(310b) and a pulse synthesizer(310c).
摘要翻译：目的：提供在写操作期间字线的使能宽度比操作模式期间字线的使能宽度窄的半导体存储器件，以将预充电时间（tRRE）增加为最小化tDW并保持读使能宽度（w12）的字线。构成：半导体存储器件包括存储块（321）和字线驱动器（317）。存储器块包括多个存储器单元。通过使能字线来选择存储单元的行，并且通过使能一对位线来选择存储单元的列。连接到字线的存储单元通过每个位线对进行门控和输入/输出数据。存储块对连接到同一位线对的存储单元进行连续的写操作和读操作。字线驱动器由从字线脉冲产生部分（310）提供的驱动器驱动脉冲控制，并且使能字线。字线脉冲产生部分包括写脉冲发生器（310a），读脉冲发生器（310b）和脉冲合成器（310c）。

4. 发明公开

KR1020020044689A 리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스앰프 회로를 가지는 반도체 메모리 장치 无效
标题翻译：具有用于在刷新模式中降低待机电流的感测放大器电路的半导体存储器件
公开(公告)号：KR1020020044689A
公开(公告)日：2002-06-19
申请号：KR1020000073691
申请日：2000-12-06
申请人： 주식회사 제주반도체
发明人： 이종훈
IPC分类号： G11C7/06
摘要： PURPOSE: A semiconductor memory device having a sense amplifier circuit for reducing standby current in a refresh mode is provided to improve a first sensing speed of sense amplifier circuit and to considerably reduce a power consumption by using a sense amplifier circuit for decreasing standby current in a refresh mode. CONSTITUTION: A semiconductor memory device comprises a sense amplifier part(360) developing one among bit lines(BL,BLB) to a first develop voltage(VDEV1) and developing the other among bit lines(BL,BLB) to a second develop voltage(VDEV2) by receiving the first and second develop voltage(VDEV1,VDEV2) through a first and a second supplying ports(N362,N364), a first develop voltage supplier(380) supplying the first develop voltage(VDEV1) to the first supplying port(N362) of the sense amplifier(360), and a second develop voltage supplier(400) supplying the second develop voltage(VDEV2) to the second supplying port(N362) of the sense amplifier(360). At this point, the bit lines(BL,BLB) are sharply developed, thereby increasing a first sensing speed and reducing a current consumption.
摘要翻译：目的：提供一种具有用于在刷新模式下降低待机电流的读出放大器电路的半导体存储器件，以提高读出放大器电路的第一感测速度，并通过使用读出放大器电路来降低待机电流，从而显着降低功耗刷新模式。构成：半导体存储器件包括将位线（BL，BLB）中的至第一显影电压（VDEV1）之一显影的读出放大器部分（360）并将位线（BL，BLB）中的另一个显影到第二显影电压 VDEV2）通过第一和第二供给端口（N362，N364）接收第一和第二显影电压（VDEV1，VDEV2），向第一供给端口提供第一显影电压（VDEV1）的第一显影电压供给器（380）（360）的第二供电端口（N362），以及将第二显影电压（VDEV2）提供给读出放大器（360）的第二供给端口（N362）的第二显影电压供给器（400）。此时，位线（BL，BLB）急剧地显现，从而增加第一感测速度并降低电流消耗。

5. 发明授权

KR100522312B1 슈도우 에스램의 셀프 리프레쉬 정지 장치 有权
标题翻译：用于在PSUEDO SRAM器件中停止自刷新操作的电路
公开(公告)号：KR100522312B1
公开(公告)日：2005-10-18
申请号：KR1020000078298
申请日：2000-12-19
申请人： 주식회사 제주반도체
发明人： 이종훈
IPC分类号： G11C29/00
摘要： 슈도우 에스램의 셀프 리프레쉬 정지 장치가 게시된다. 본 발명의 슈도우 에스램의 셀프 리프레쉬 정지 장치는 데이터 유지를 위한 리프레쉬 동작이 요구되는 다수의 메모리 셀들과, 리프레쉬 동작을 실행시키기 위한 리프레쉬 신호를 발생하는 셀프 리프레쉬용 펄스 발생기를 포함하며, 외부적으로 리프레쉬 동작을 하기 위한 외부의 명령없이 데이터의 입/출력이 가능한 슈도우 에스램에 관한 것이다. 본 발명의 슈도우 에스램의 셀프 리프레쉬 정지 장치는 메모리 셀들로/로부터 데이터의 입/출력을 제어하는 메모리 구동 신호에 응답하여, 메모리 셀들의 리프레쉬 타임을 측정하기 위한 테스트 모드 선택 신호를 발생하는 테스트 모드 선택 회로; 및 테스트 모드 선택 신호의 활성화에 응답하여, 슈도우 에스램의 리프레쉬 동작을 중단시키는 리프레쉬 차단 회로를 구비한다. 이와 같은 본 발명의 슈도우 에스램의 리프레쉬 정지 장치에 의하면, 스태틱 리프레쉬 타임 테스트 및 다이내믹 리프레쉬 타임 테스트시 외부에서 셀프 리프레쉬 동작을 효과적으로 정지시킬 수 있으므로, 상기 테스트들이 용이하게 수행될 수 있다.

6. 发明公开

KR1020040107139A 반도체 장치의 배선 방법 有权
标题翻译：用于最小化功率轨道之间电气特性差异的半导体器件的布线方法
公开(公告)号：KR1020040107139A
公开(公告)日：2004-12-20
申请号：KR1020030038020
申请日：2003-06-12
申请人： 주식회사 제주반도체
发明人： 양광석 , 이종훈 , 정민철
IPC分类号： H01L21/3205
摘要： PURPOSE: A wiring method of a semiconductor device is provided to minimize the discrepancy of electrical properties between power rails by positioning properly connection points between the power rails. CONSTITUTION: A first metal film and a second metal film are alternately arranged in a first region(REG1). A third metal film and a fourth metal film are alternately arranged in a second region(REG2). A first power rail is formed by connecting the first metal film with the fourth metal film using a first connection point and a second power rail is formed by connecting the second metal film with the third metal film using a second connection point. The first and second connection points are properly positioned to realize the accordance of RC delay properties between the first and second power rails.
摘要翻译：目的：提供一种半导体器件的布线方法，通过在电源轨之间定位适当的连接点来最小化电源轨之间的电气特性的差异。构成：第一金属膜和第二金属膜交替排列在第一区域（REG1）中。第三金属膜和第四金属膜交替排列在第二区域（REG2）中。通过使用第一连接点将第一金属膜与第四金属膜连接而形成第一电源轨，并且通过使用第二连接点将第二金属膜与第三金属膜连接形成第二电源轨。第一和第二连接点被适当地定位以实现第一和第二电源轨之间的RC延迟特性的一致。

7. 发明授权

KR100413102B1 동일뱅크 중복선택 방지 회로 有权
标题翻译： 동일뱅크중복선택방지회로
公开(公告)号：KR100413102B1
公开(公告)日：2003-12-31
申请号：KR1020020027346
申请日：2002-05-17
申请人： 주식회사 제주반도체
发明人： 이종훈 , 마에사코타케토
IPC分类号： G11C7/00
摘要： PURPOSE: A same bank double-selection preventing circuit is provided to prevent a plurality of word lines from being enabled at the same time in the same memory bank. CONSTITUTION: A synchronous memory device is driven by being synchronized to an external clock signal, and includes at least one memory bank having a structure where memory cells selected by a number of word lines share the same bit line sense amplifier. An active command sensing unit(310) provides an active pulse signal generated as a pulse in response to a bank active command, and provides an active driving signal enabled in response to the generation of the active pulse signal. An active delay(320) provides an active delay signal, by delaying the above active driving signal. A control signal generator(330) provides a decoder control signal synchronized to the above active pulse signal, and is disabled by the activation of the active delay signal. And a row predecoder(340) generates a driving signal driving a specific word line of the memory bank ultimately, and receives the decoder control signal through a clock input stage.
摘要翻译：目的：提供相同的存储体双选防止电路，以防止同一存储体中同时启用多条字线。一种同步存储器件是通过与外部时钟信号同步来驱动的，并且包括至少一个存储体，该存储体具有由多个字线选择的存储单元共享同一位线读出放大器的结构。响应于组激活命令，激活命令感测单元（310）提供作为脉冲产生的激活脉冲信号，并响应于激活脉冲信号的产生提供激活的激活驱动信号。通过延迟上述有效驱动信号，有效延迟（320）提供有效延迟信号。控制信号发生器（330）提供与上述有效脉冲信号同步的解码器控制信号，并且通过激活有效延迟信号而被禁用。并且行预解码器（340）最终生成驱动存储体的特定字线的驱动信号，并且通过时钟输入级接收解码器控制信号。

8. 发明公开

KR1020030070325A 적은 소모 전력과 빠른 응답 속도를 가지는 입력 버퍼 회로 有权
标题翻译：输入缓冲器电路提供小功耗和快速响应速度
公开(公告)号：KR1020030070325A
公开(公告)日：2003-08-30
申请号：KR1020020009813
申请日：2002-02-25
申请人： 주식회사 제주반도체
发明人： 이종훈 , 마에사코타케토
IPC分类号： G11C7/10
CPC分类号： G11C7/1084 , G11C5/147 , G11C7/109 , G11C7/1093 , G11C7/222
摘要： PURPOSE: An input buffer circuit provided with a small consumption power and a rapid response speed is provided to enable the high speed buffer block at the normal operational mode requiring the high speed response and to enable the low power buffer block at the power down mode requiring the low power. CONSTITUTION: An input buffer circuit provided with a small consumption power and a rapid response speed includes a high speed buffer block(100), a low power buffer block(200) and a control block(300). The high speed buffer block(100) is enabled at the first operation mode of the synchronous semiconductor memory device to buffer the mode control signal(XCKE) inputted from the external system. That is, the mode control signal(XCKE) inputted from the external system is buffered by the high speed buffer block(100) when the synchronous semiconductor memory device is changed from the first operational mode to the second operational mode. And, the mode control signal(XCKE) buffered by the high speed buffer block(100) is supplied to the control block(300) as the high speed buffering signal(PCKE).
摘要翻译：目的：提供一种具有小功耗和快速响应速度的输入缓冲电路，使得高速缓冲块能够在需要高速响应的正常操作模式下实现，并且能够在掉电模式下使能低功耗缓冲块，低功耗。构成：具有小功耗和快速响应速度的输入缓冲电路包括高速缓冲块（100），低功率缓冲块（200）和控制块（300）。高速缓冲块（100）在同步半导体存储器件的第一操作模式下使能以缓冲从外部系统输入的模式控制信号（XCKE）。也就是说，当同步半导体存储器件从第一操作模式改变到第二操作模式时，由外部系统输入的模式控制信号（XCKE）由高速缓冲块（100）缓冲。并且，由高速缓冲块（100）缓冲的模式控制信号（XCKE）作为高速缓冲信号（PCKE）提供给控制块（300）。

9. 发明授权

KR100394322B1 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치 有权
标题翻译：使用电子邮件发送电子邮件发送给朋友打印发送给朋友打印发送给朋友打印举报
公开(公告)号：KR100394322B1
公开(公告)日：2003-08-09
申请号：KR1020010027444
申请日：2001-05-19
申请人： 주식회사 제주반도체
发明人： 이종훈
IPC分类号： G11C7/00
摘要： PURPOSE: An SRAM compatible memory device using a DRAM cell for controlling a refresh operation is provided to perform a normal operation by minimizing a delay time in a process for generating a normal operating signal. CONSTITUTION: An oscillation circuit(110) can be formed by a ring oscillator. The oscillation circuit(110) generates an oscillation signal(VOSC) to a refresh relay circuit(140). A pulse generator(120) receives an external address signal(ADDR) and generates a normal operating control signal(PPZ) to a normal operating signal activation circuit(130). The normal operating signal activation circuit(130) receives the normal operating control signal(PPZ), activates a normal operating signal(CEN), and provides the normal operating signal(CEN) to the refresh relay circuit(140). The refresh relay circuit(140) is used for masking the oscillation signal(VOSC) by using the normal operating signal(CEN).
摘要翻译：目的：提供一种使用DRAM单元来控制刷新操作的SRAM兼容存储器件，以通过最小化用于产生正常操作信号的处理中的延迟时间来执行正常操作。构成：振荡电路（110）可以由环形振荡器形成。振荡电路（110）向更新继电器电路（140）产生振荡信号（VOSC）。脉冲发生器（120）接收外部地址信号（ADDR）并产生正常操作信号激活电路（130）的正常操作控制信号（PPZ）。正常操作信号激活电路（130）接收正常操作控制信号（PPZ），激活正常操作信号（CEN），并且将正常操作信号（CEN）提供给刷新继电器电路（140）。刷新继电器电路（140）用于通过使用正常操作信号（CEN）来掩蔽振荡信号（VOSC）。

10. 发明公开

KR1020020028066A 이중 셀 전원 전압을 가지는 에스램 失效
标题翻译：具有双电池供电电压的SRAM
公开(公告)号：KR1020020028066A
公开(公告)日：2002-04-16
申请号：KR1020000058542
申请日：2000-10-05
申请人： 주식회사 제주반도체
发明人： 정민철 , 이종훈 , 서보성 , 양광석 , 김장래
IPC分类号： G11C11/417
CPC分类号： G11C11/417 , G11C5/143 , G11C5/147
摘要： PURPOSE: An SRAM having dual cell power supply voltages is provided to maintain data efficiently by preventing a cell power supply voltage from being decreased below a predetermined voltage in a data sustain mode. CONSTITUTION: A memory cell array part(10) is supplied with a cell power supply voltage(VCELL), and has a gate oxide layer of the first thickness. A peripheral circuit part(20) is supplied with an external power supply voltage(VCC), and has a gate oxide layer of the second thickness. A power supply voltage supplying circuit(30) converts the external power supply voltage, and supplies the cell power supply voltage. The cell power supply voltage is lower than the external power supply voltage when the external power supply voltage is higher than a predetermined reference voltage. The cell power supply voltage is identical to the external power supply voltage when the external power supply voltage is lower than a predetermined reference voltage.
摘要翻译：目的：提供具有双电池电源电压的SRAM，以通过防止电池电源电压在数据维持模式中降低到预定电压以下来有效地保持数据。构成：存储单元阵列部分（10）被提供有单元电源电压（VCELL），并且具有第一厚度的栅极氧化物层。外围电路部分（20）被提供有外部电源电压（VCC），并且具有第二厚度的栅极氧化物层。电源电压供给电路（30）转换外部电源电压，并提供电池电源电压。当外部电源电压高于预定参考电压时，电池电源电压低于外部电源电压。当外部电源电压低于预定参考电压时，电池电源电压与外部电源电压相同。

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