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1. 发明公开

KR1020010049673A 도금된 전자 성단을 제조하는 방법 无效
标题翻译：制造电子终端的方法
公开(公告)号：KR1020010049673A
公开(公告)日：2001-06-15
申请号：KR1020000036929
申请日：2000-06-30
申请人： 인터실 코포레이션
发明人： 쿼카마크 , 린잭
IPC分类号： H01L23/48
CPC分类号： H01L23/49582 , H01L21/4842 , H01L24/48 , H01L24/97 , H01L2224/48247 , H01L2224/85464 , H01L2924/00014 , H01L2924/01046 , H01L2924/01078 , H01L2924/01079 , H01L2924/14 , H01L2924/181 , Y10T29/49121 , Y10T29/49204 , Y10T29/49211 , Y10T29/49218 , Y10T29/49224 , H01L2224/45099 , H01L2924/00
摘要： PURPOSE: A method of manufacturing planted electronic termination is provided to improve solderability by covering a metal lead wire/termination with a film and flattening it until the thickness of a covering film for the metal lead wire/termination becomes a specific thickness so that the covered lead wire is substantially smoothened and the porosity may be substantially reduced. CONSTITUTION: A lead wire for an electronic device, especially a lead wire in an integrated circuit, is flattened so that its covering thickness may substantially be about 0.1 to 10%, thereby improving the solderability of the lead wire. The flattening is realized by rolling, stamping, peening, coining, or forging. Thus, the flattening of the covering film of the lead wire can reduce the porosity of the surface, minimize the entire surface area, and eliminate a work required for wetting the surface of the lead wire/termination. In addition, an influence due to non-quality ridge and groove can be prevented by flattening the covering film, and an excellent solderability can be obtained.
摘要翻译：目的：提供一种制造种植电子终端的方法，通过用薄膜覆盖金属引线/终端并使其平坦化，直到用于金属引线/终端的覆盖膜的厚度变成特定厚度，从而提高可焊性，从而覆盖引线基本上平滑化并且孔隙率可以显着降低。构成：用于电子设备的引线，特别是集成电路中的引线，被平坦化，使得其覆盖厚度可以基本上为大约0.1至10％，从而提高引线的可焊性。扁平化是通过轧制，冲压，喷丸，压印或锻造实现的。因此，导线的覆盖膜的平坦化可以降低表面的孔隙率，使整个表面积最小化，并消除润湿引线/终端表面所需的工作。此外，通过使覆盖膜平坦化可以防止由于非质量的脊和沟槽引起的影响，并且可以获得优异的可焊性。

2. 发明公开

KR1020010034216A 무선 근거리 통신망에 이용되는 다중 경로 완화 스펙트럼확산 트랜시버 无效
标题翻译：用于无线局域网的多路径缓解扩展收发器
公开(公告)号：KR1020010034216A
公开(公告)日：2001-04-25
申请号：KR1020007007875
申请日：1999-01-15
申请人： 인터실 코포레이션
发明人： 안드렌칼 , 웹스터마크,에이.
IPC分类号： H04B1/709 , H04L27/18
摘要： 스펙트럼 확산 신호를 복조하기 위한 방법과 스펙트럼 확산 트랜시버가 공개된다. 스펙트럼 확산 PSK 변조 정보 신호가 신호 채널상의 스펙트럼 확산 수신기의 복조기내에 수신된다. 상기 정보 신호는 다수의 고 비율 모드 칩으로부터 형성된 데이터 심볼의 시퀀스를 포함한다. 신호 채널의 프리커서 부분이 비터비 검파된다. 다중 상태 트렐리스가 선결된 많은 수의 상태를 가지고 형성된다. 신호 채널의 포스트커서 부분은 위상 및 주파수 트래킹을 위해 고 비율 모드 칩과 반송파 루프 회로를 트랙하는 칩 검파 회로에 작동가능하게 연결된 피드백 탭을 갖는 유한 임펄스 응답 필터와 피드백 등화된다. 상기 정보 신호는 스펙트럼 확산 코드 함수 상관기내에서 확산해제된다.

3. 发明公开

KR1020010015135A 저온 계수 저항기 无效
标题翻译：具有低温电阻系数的电阻
公开(公告)号：KR1020010015135A
公开(公告)日：2001-02-26
申请号：KR1020000037587
申请日：2000-07-01
申请人： 인터실 코포레이션
发明人： 헤멘웨이도날드 , 델가도존 , 버틀러존 , 리볼리안소니
IPC分类号： H01C13/00
CPC分类号： H01L28/20 , H01L21/763 , H01L21/8249 , H01L27/0635
摘要： PURPOSE: A resistor having low temperature coefficient of resistance is to make a resistor insensitive to temperature variation by an arrangement wherein a polysilicon layer has a high dopant concentration and an implantation damage substantially not annealed. CONSTITUTION: The resistor is formed by using nonselective heavy ion BF2 implantation for doping a polysilicon layer. In a quick annealing stage of 900°C, implantation into the resistor is activated and final doping shape is set for a bipolar device and an MOS device. BF2 of high dose causes significant damage of polysilicon film and the damage is not annealed by short thermal annealing at a relatively low temperature in order to activate implantation. Damage of implantation forms an additional lapping site for carriers and increases resistance at a high implantation dose.
摘要翻译：目的：具有低电阻温度系数的电阻是通过其中多晶硅层具有高掺杂浓度和基本上不退火的注入损耗的结构使得对温度变化不敏感的电阻器。构成：通过使用非选择性重离子BF2注入来形成电阻器，用于掺杂多晶硅层。在900℃的快速退火阶段，激活电阻器的注入，并为双极器件和MOS器件设置最终的掺杂形状。高剂量的BF2引起多晶硅膜的显着损伤，并且在相对较低的温度下通过短热退火而不会退火以便激活植入。植入损伤为载体形成额外的研磨点，并以高植入剂量增加抗性。

4. 发明公开

KR1020000077068A 파워 모니터 및 제어용 집적회로 및 그 방법 无效
标题翻译：电力监视和控制集成电路及其方法
公开(公告)号：KR1020000077068A
公开(公告)日：2000-12-26
申请号：KR1020000021509
申请日：2000-04-22
申请人： 인터실 코포레이션
发明人： 두두만보그단
IPC分类号： G05F1/575
摘要： 파워모니터회로및 방법은다중파워라인이작동을위한안전한레벨에있을때까지컴퓨터의스타트를지연시킨다. 집적회로는 1차파워서플라이출력의전압만을모니터하고각 서플라이상의모니터회로의필요성을없애준다. 파워서플라이는 5V 및 3.3V 서플라이가 1차 12V 서플라이에결속되는정확한사양으로이루어진다. ATX 파워서플라이는 12V 서플라이가그 값의 90%에도달된후 40ms내에 3.3 및 5V 서플라이도그들값의 90%에도달되도록한다. 시간지연회로(25)는 1차 3.3 및 5V가안전한작동레벨에있게된후에까지 3.3 및 5V 듀얼서플라이를스탠바이전압서플라이에서동작전압서플라이로전환하는것을지연한다.

5. 发明公开

KR1020000071434A 데이터 라디오의 필터-버퍼 베이스밴드 경로에서 ＤＣ오프셋의 연속적인 근사 보정장치 및 방법 无效
标题翻译：在数据无线电 - 缓冲器基带路径的滤波器中逐次逼近DC偏移的设备和方法
公开(公告)号：KR1020000071434A
公开(公告)日：2000-11-25
申请号：KR1020000012109
申请日：2000-03-10
申请人： 인터실 코포레이션
发明人： 바드슬레이,스코트 , 테쉬,브루스
IPC分类号： H04B1/10
CPC分类号： H04L25/061
摘要： DC 오프셋보정배열은하류의디지털데이터분석기에적용되기위한데이터라디오와같은장치의신호프로세싱경로내에도입된 DC 오프셋을위해보상한다. 오프-라인교정사이클동안, DC 오프셋은연속적인근사 DC 오프셋측정회로에의해서측정되고, 측정된오프셋을나타내는다중비트출력디지털코드를저장한다. 상기코드는 DC 오프셋보정회로에결합되고, 상기회로는선택된신호프로세싱구성요소, 예를들어, 결합된부 피드백저역-통과필터및 버퍼증폭기에상기공급된구성요소가상기측정된 DC 오프셋을효과적으로상쇄시키는이진적으로가중된보정전압의규정된부분을주입하도록하는보정전류를공급한다.

6. 发明授权

KR100643041B1 역구동가능한 모스 출력 드라이버 有权
标题翻译：后面驱动MOS输出驱动器
公开(公告)号：KR100643041B1
公开(公告)日：2006-11-10
申请号：KR1020000068764
申请日：2000-11-18
申请人： 인터실 코포레이션
发明人： 데이비스크리스토퍼 , 쉬어론윌리암
IPC分类号： H03K3/00
CPC分类号： H03K19/00315
摘要： 버스 드라이버 회로는 출력 드라이버의 게이트의 전압을 제어하는 부동 게이트 회로, 출력 드라이버의 바디의 전압을 제어하는 부동 웰 회로, 전송중 전원 전압을 바디에 인가하고 정지중 부동 게이트 회로의 출력을 바디에 인가하는 출력 드라이버에 연결된 웰 풀업 회로를 포함한다.
버스 드라이버 회로, 부동 게이트 회로, 부동 웰 회로, 부동 게이트 회로, 웰 풀업 회로, 이네이블

7. 发明公开

KR1020010030202A 제어 출력 임피던스를 갖는 전류 모드 직류/직류 컨버터 有权
标题翻译：具有控制输出阻抗的电流模式DC / DC转换器
公开(公告)号：KR1020010030202A
公开(公告)日：2001-04-16
申请号：KR1020000051101
申请日：2000-08-31
申请人： 인터실 코포레이션
发明人： 호크스찰스 , 월터스마이클 , 이샴로버트
IPC分类号： G05F1/565
CPC分类号： H02M3/156 , H02M2001/0019
摘要： PURPOSE: A current mode DC/DC converter having a controlled output impedance is provided, where a droop in an output voltage of the converter is controlled and reduced in response to an overload, and an internal reference voltage and an offset voltage are not influenced by an error. CONSTITUTION: The DC/DC converter(100) includes an error amplifier(128) having a reference input and a summing input and a comparator(116) receiving an error signal and a power switch(114) having an on and off state. The reference input is connected electrically to a reference voltage, and the summing input is connected to an output voltage and an output current of the DC/DC converter electrically, and the summing input is constituted to add the output voltage and the output current together. The error amplifier generates the error signal and is constituted to control the error signal influenced by the output voltage and the output current partially. The comparator has a ramp input connected to a voltage ramp signal electrically, and an output signal of the comparator is based on the error input partially. The power supply supplies a DC current to a load in case of on state, and the power switch has a control input connected to the comparator output signal electrically, and responds to the comparator output signal to change between the on state and the off state to control the output current of the DC converter. The power switch also sources the output current to the load.
摘要翻译：目的：提供具有受控输出阻抗的电流模式DC / DC转换器，其中响应于过载来控制和减小转换器的输出电压的下降，并且内部参考电压和偏移电压不受一个错误。构成：DC / DC转换器（100）包括具有参考输入和求和输入的误差放大器（128）和接收误差信号的比较器（116）和具有导通和截止状态的功率开关（114）。参考输入端与参考电压电连接，求和输入端与输出电压和DC / DC转换器的输出电流电连接，求和输入端相加输出电压和输出电流。误差放大器产生误差信号，构成为控制受输出电压和输出电流部分影响的误差信号。比较器具有电连接到电压斜坡信号的斜坡输入，并且比较器的输出信号基于部分的误差输入。电源在导通状态下向负载提供直流电流，并且电源开关具有电连接到比较器输出信号的控制输入，并且响应比较器输出信号以在接通状态和断开状态之间改变控制直流转换器的输出电流。电源开关还输出负载的输出电流。

8. 发明公开

KR1020010029855A 실리콘 파워 소자용 에지 종단 失效
标题翻译：硅胶结构
公开(公告)号：KR1020010029855A
公开(公告)日：2001-04-16
申请号：KR1020000036216
申请日：2000-06-28
申请人： 인터실 코포레이션
发明人： 젱준 , 돌리게리 , 뮤라리다란프라빈
IPC分类号： H01L21/04
CPC分类号： H01L29/0615 , H01L29/1608 , H01L29/267 , Y10S438/931
摘要： PURPOSE: A silicon die structure having reliability is provided to prevent breakdown due to a peak current along the P/N junction end portion and the surface insulating film of a silicon power device. CONSTITUTION: An upper part of a silicon substrate(1101) is made an upper layer(1102) doped into an N-type. On the upper part of the layer(1102), a P-well(1103) is formed by P-type dope injection, and an SiC layer(1105) is formed by carbon fold out. The SiC layer has a critical electric field which is higher than that of the N-type upper layer(1102), and is made into an edge band, on which an oxide layer(1106) is formed. A metal layer(1107) is formed on the P-well(1103). The SiC layer(1105) stretches as far as to a part under the P well(1103) and prevents a P-well(1103) end potion from being bonded directly to the upper layer part(1102). Concentration of a leakage current(1110) in the P-well end portion is relaxed, and the current moves to a P/N junction parallel surface part(1109). Thereby surface insulating film breakdown is improved effectively.
摘要翻译：目的：提供具有可靠性的硅管芯结构，以防止由于沿着P / N结端部和硅功率器件的表面绝缘膜的峰值电流而导致的击穿。构成：将硅衬底（1101）的上部制成掺杂成N型的上层（1102）。在层（1102）的上部，通过P型掺杂注入形成P阱（1103），通过碳折叠形成SiC层（1105）。 SiC层具有高于N型上层（1102）的临界电场，并且被制成边缘带，其上形成有氧化物层（1106）。在P阱（1103）上形成金属层（1107）。 SiC层（1105）延伸到P阱（1103）下面的部分，并且防止P阱（1103）末端部分直接结合到上层部分（1102）。 P阱端部中的泄漏电流（1110）的集中放宽，并且电流移动到P / N结平行表面部分（1109）。从而有效地提高了表面绝缘膜击穿。

9. 发明公开

KR1020010007600A 두꺼운 접합 산화물을 구비한 접합형 웨이퍼 상에 확산배면 층을 제조하는 방법 无效
标题翻译：用氧化铁薄膜制造粘结剂背面扩散层的方法
公开(公告)号：KR1020010007600A
公开(公告)日：2001-01-26
申请号：KR1020000036928
申请日：2000-06-30
申请人： 인터실 코포레이션
发明人： 차가스조셉 , 우드베리더스틴 , 비솜제임스
IPC分类号： H01L21/22
CPC分类号： H01L21/2253 , H01L21/187 , H01L21/2007 , H01L21/2255 , H01L21/2256 , H01L21/26513 , H01L21/74 , H01L21/76251 , H01L29/0615 , H01L29/10 , H01L29/1079 , H01L29/1083 , Y10S438/933
摘要： PURPOSE: A method for manufacturing diffusion backside layer of bond wafer with thick bond oxide is provided to manufacture the diffusion dope back oxide layer of a device wafer that is subjected to oxide connection to a handle wafer by utilizing the combination of a thermal bond oxide or a thermal and deposition oxide. CONSTITUTION: A handle wafer(20) with a p-type layer on a surface is diffused to the bottom part of a device wafer(10) via a bond oxide(14) during a wafer bond operation and a high-temperature cycle, thus forming a desired p-type bottom layer(12). The concentration of a p-type dopant being introduced into the bottom part of the device wafer(10) is adjusted by the thickness of a bottom separation oxide, the concentration of the p-type dopant, and the product of diffusion rate and time that composite structure receives. The bond oxide(14) grows into a p-type handle wafer(20) and introduces the p-type dopant to the oxide. The wafer has a 2 micrometer growth oxide and is connected to an n-type wafer. The p-type layer is formed on a wafer of that type.
摘要翻译：目的：提供一种用于制造具有厚粘结氧化物的接合晶片的扩散背面层的方法，以通过利用热粘合氧化物或热粘合氧化物的组合来制造器件晶片的扩散掺杂背面氧化物层，其经受氧化物连接到处理晶片热和沉积氧化物。构成：在晶片接合操作和高温循环期间，具有表面上的p型层的处理晶片（20）通过结合氧化物（14）扩散到器件晶片（10）的底部，因此形成所需的p型底层（12）。引入到器件晶片（10）的底部的p型掺杂剂的浓度通过底部分离氧化物的厚度，p型掺杂剂的浓度以及扩散速率和时间的乘积来调节复合结构接收。键合氧化物（14）生长成p型处理晶片（20）并将p型掺杂剂引入到氧化物中。晶片具有2微米的生长氧化物并且连接到n型晶片。 p型层形成在该类型的晶片上。

10. 发明公开

KR1020000071468A 개선된 파워 트렌치 모스-게이트 디바이스 및 이를성형하는 공정 无效
标题翻译：改进的功率沟槽MOS栅极器件及其形成工艺
公开(公告)号：KR1020000071468A
公开(公告)日：2000-11-25
申请号：KR1020000014626
申请日：2000-03-22
申请人： 인터실 코포레이션
发明人： 코콘크리스토퍼
IPC分类号： H01L21/336
CPC分类号： H01L29/7813 , H01L29/0634 , H01L29/0847
摘要： 파워트렌치 MOS-게이트디바이스는과도프된반도체기판, 상기기판상에제 1 전도타입의도프된상부층, 및상부층에서절연층에의하여상기상부층으로부터분리된전도성재료를포함하는트렌치게이트를포함한다. 강화된도전율드레인영역은트렌치게이트아래놓이고, 제 1 전도타입의과도프된소스영역및 제 2 및반대전도타입의과도프된바디영역은상부층의상부표면에배치된다. 제 2 전도타입의깊은웰영역은소스및 바디영역아래놓이고, 트렌치게이트아래로연장되며, 강화된도전율드레인영역에인접한다. 파워트렌치 MOS-게이트디바이스를성형하는공정은제 1전도타입의도프된상부층을갖는반도체기판을제공하는단계를포함한다. 제 2 및반대전도타입의도펀트는상부층의상부표면내로주입됨으로써, 상부층내에웰영역을성형하고, 질화물층은상부표면상에배치된다. 질화물층및 상부층은상부층에서트렌치를형성하기위하여선택적으로에칭된다. 트렌치의측벽과바닥은얇은절연층에일렬로배치되고제 1 전도타입은트렌치바닥상의얇은절연층을통해주입됨으로서, 트렌치바닥아래에놓인상부층에서강화된도전율드레인영역을형성한다. 얇은절연층은트렌치로부터제거되고, 게이트절연재료의층은트렌치의측벽과바닥상에형성되고, 그후 트렌치게이트를성형하기위하여전도재료로충분히채워진다. 질화물층은상부층의상부표면으로부터제거되고, 그리고상부층의웰영역은열확산됨으로써상부층에깊은웰영역을성형한다.

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