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51. 发明公开

KR1020100013824A 고속 동작하는 반도체 스토리지 시스템 无效
标题翻译：高速固态储存系统
公开(公告)号：KR1020100013824A
公开(公告)日：2010-02-10
申请号：KR1020080075526
申请日：2008-08-01
申请人： 에스케이하이닉스 주식회사 , 주식회사 팍스디스크
发明人： 노문석 , 이대희
IPC分类号： G11C8/04 , G11C8/06
CPC分类号： G06F12/0246 , G06F2212/7201 , G06F2212/7203 , Y02D10/13
摘要： PURPOSE: A semiconductor storage system operating a high-speed storage is provided to rapidly store information to be saved at a power-off by storing an address mapping information and the number of erase times to a non-volatile random access memory. CONSTITUTION: A controller(140) controls a memory area(150). An information storage area(160) is controlled by the controller. The information storage area stores a logical address and a physical address mapping information in the memory area. The information storage area maintains the logical address and the physical address mapping information at the power-off. The storage speed of the information storage area is higher than that of the memory area.
摘要翻译：目的：提供操作高速存储器的半导体存储系统，通过将地址映射信息和擦除次数存储到非易失性随机存取存储器来快速存储在关断时保存的信息。构成：控制器（140）控制存储区域（150）。信息存储区域（160）由控制器控制。信息存储区域将逻辑地址和物理地址映射信息存储在存储区域中。信息存储区在断电时保持逻辑地址和物理地址映射信息。信息存储区域的存储速度高于存储区域的存储速度。

52. 发明授权

KR100936637B1 메모리 모듈들에 대한 동적 명령 및/또는 어드레스 미러링시스템 및 방법 失效
标题翻译：用于内存模块的动态命令和/或地址镜像系统和方法
公开(公告)号：KR100936637B1
公开(公告)日：2010-01-14
申请号：KR1020067018066
申请日：2005-01-26
申请人： 마이크론 테크놀로지, 인코포레이티드
发明人： 라버지,파울,에이.
IPC分类号： G11C11/408 , G11C8/18 , G11C8/04
CPC分类号： G11C5/00 , G06F12/0653
摘要： 메모리 모듈은 메모리 모듈 기판의 대향되는 제 1 및 제 2 기판 표면들상에 장착된 메모리 장치들에 신호들을 결합하는 메모리 허브를 포함한다. 메모리 장치들은 상호접속된 대향 표면들상에 메모리 장치들의 미러 단자들을 가진 미러 구조에 장착된다. 각각의 모듈상에 장착된 메모리 허브는 기판의 제 1 표면상 메모리 장치들이 액세스되는지 또는 기판의 제 2 표면상 메모리 장치들이 액세스되는지에 따라 메모리 장치들에 결합된 어드레스 및/또는 명령 신호들의 구성을 변경한다. 선택적으로, 미러 메모리 장치들에 결합된 어드레스 및/또는 명령 신호들의 구성은 메모리 장치들에 결합된 기판상에 장착된 레지스터 또는 하나 이상의 메모리 모듈들상 메모리 장치들에 직접 결합된 메모리 제어기에 의해 변경될 수 있다.
메모리 모듈, 미러 단자, 어드레스, 메모리 제어기, 메모리 허브

53. 发明公开

KR1020100002865A 반도체 메모리 장치 및 그의 리셋 제어 회로 失效
标题翻译：半导体存储器件及其复位控制电路
公开(公告)号：KR1020100002865A
公开(公告)日：2010-01-07
申请号：KR1020080062914
申请日：2008-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 송청기
IPC分类号： G11C7/20 , G11C8/04 , G11C7/10
CPC分类号： G11C8/18 , G11C7/20
摘要： PURPOSE: A semiconductor memory device and a reset control circuit of the same are provided to prevent erroneous enable of a reset control signal caused by clutch of a reset signal by selectively enabling the reset control signal. CONSTITUTION: In a device, a buffer unit buffers a rest signal inputted through a pad(100) and outputs an internal reset signal. A reset control circuit(300) outputs the reset control signal by using the internal reset signal. The reset control circuit enables the reset control signal by determining the state of the internal reset signal when the internal reset signal is enable. A driver(400) outputs the reset control signal to the internal circuit(500). The internal circuit process the data in response to a command signal. The internal circuit is initialized according to the output of the driver.
摘要翻译：目的：提供半导体存储器件和复位控制电路，以通过选择性地使能复位控制信号来防止由复位信号的离合器引起的复位控制信号的错误使能。构成：在设备中，缓冲器单元缓冲通过焊盘（100）输入的休眠信号并输出内部复位信号。复位控制电路（300）通过使用内部复位信号输出复位控制信号。当内部复位信号使能时，复位控制电路通过确定内部复位信号的状态来启用复位控制信号。驱动器（400）将复位控制信号输出到内部电路（500）。内部电路根据命令信号处理数据。内部电路根据驱动器的输出进行初始化。

54. 发明授权

KR100932309B1 반도체 시험장치 및 반도체 메모리의 시험방법 失效
标题翻译：在这里，您可以享受到最舒适的住宿体验
公开(公告)号：KR100932309B1
公开(公告)日：2009-12-16
申请号：KR1020087001676
申请日：2007-08-22
申请人： 가부시키가이샤 어드밴테스트
发明人： 다바타마코토
IPC分类号： G11C29/00 , G11C8/04
CPC分类号： G11C29/56 , G11C29/56004 , G11C29/56008 , G11C2029/1208 , G11C2029/5604 , G11C2029/5606
摘要： 반도체 시험장치는 블럭 기능을 구비한 피시험 메모리의 각 블럭의 우량여부 정보를 미리 기억하는 BBM과, 피시험 메모리의 각 메모리 셀의 우량여부 정보를 미리 기억하는 AFM과, AFM 내의 우량여부 정보의 데이터를 압축하는 데이터 압축부와, 압축 데이터를 기억하는 CFBM과, 미리 준비된 우량품 블럭의 어드레스 수를 저장하는 우량품 블럭 레지스터(GBR)와, 어드레스 생성부(AG)를 구비하고, 압축 대상 블럭이 우량품이 아닐 경우에, 어드레스 생성부는 압축 대상 블럭 내에서의 페이지의 컬럼 어드레스 및 로우 어드레스를 AFM에 전달하고, 압축 대상 블럭이 우량품일 경우에, 우량품 블럭 레지스터는 우량품 블럭의 어드레스 수를 CFBM에 전달한다.
반도체 시험장치, 블럭, 우량여부, 어드레스 페일 메모리, 압축 페일 버퍼 메모리
摘要翻译：本公开涉及用于测试MUT的半导体测试器，其包括图案发生器; 模式格式化程序; 比较器，将来自MUT的结果信号与期望值进行比较; 坏块存储器; 每个存储单元的AFM预存通过/失败信息; 数据压缩器，压缩AFM中的合格/不合格信息的数据; 存储压缩数据的压缩失败缓冲存储器; 存储准备好的块的地址号的好的块寄存器; 以及地址生成器，其中，当要被压缩的块是好的块时，好块寄存器将好块的地址号发送到压缩失败缓冲存储器。

55. 发明公开

KR1020090108177A 단방향 카운터를 이용한 메모리 어드레스 생성기 및 그를구비한 내장형 자체 테스트 회로 无效
标题翻译：使用单向计数器的存储器地址发生器和具有相同方式的内置自检电路
公开(公告)号：KR1020090108177A
公开(公告)日：2009-10-15
申请号：KR1020080033470
申请日：2008-04-11
申请人： 에스케이하이닉스 주식회사
发明人： 고재범
IPC分类号： G11C29/12 , G11C8/04
CPC分类号： G11C29/18 , G11C29/1201 , G11C29/14 , G11C29/36
摘要： PURPOSE: A memory address generator using a single-direction counter and a built-in self test circuit having the same are provided to manufacture the memory address generator and a built-in self test circuit which can perform the up-counting and down-counting. CONSTITUTION: A memory address generator using a single-direction counter(310) and a built-in self test circuit having the same comprises a one-way counting unit, the first inversion units, an add unit, the second inversion units, and a selectivity unit. The one-way counting unit creates the first memory addresses. The first memory addresses successively reduce from the maximum address or successively increase until the maximum address of the test memory. The first inversion units invert the maximum address. The add unit adds up the inverted maximum address and the first memory addresses which is outputted from the first inversion units. The second inversion units create the second memory addresses by inverting the output signal of the add unit.
摘要翻译：目的：提供使用单向计数器和内置自检电路的存储器地址发生器，用于制造存储器地址发生器和内置自检电路，该电路可执行向上计数和递减计数。构成：使用单向计数器（310）的内存地址发生器和具有该单向计数器的内置自检电路包括单向计数单元，第一反演单元，加法单元，第二反转单元和选择性单位。单向计数单元创建第一个存储器地址。第一个存储器地址从最大地址连续减小或连续增加，直到测试存储器的最大地址。第一个反转单元反转最大地址。加法单元将从第一倒置单元输出的反相最大地址和第一存储器地址相加。第二反转单元通过反相添加单元的输出信号来产生第二存储器地址。

56. 发明公开

KR1020090102787A 혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법 有权
标题翻译：混合型记忆装置的操作系统及方法
公开(公告)号：KR1020090102787A
公开(公告)日：2009-09-30
申请号：KR1020097014049
申请日：2007-12-04
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 오,학준 , 편,홍범 , 김,진기
IPC分类号： G06F12/00 , G11C11/34 , G11C16/02 , G11C8/04
CPC分类号： G11C16/08 , G11C7/10 , G11C7/1078 , G11C7/20
摘要： A memory system architecture is provided in which a memory controller controls memory devices in a serial interconnection configuration. The memory controller has an output port for sending memory commands and an input port for receiving memory responses for those memory commands requisitioning such responses. Each memory device includes a memory, such as, for example, NAND-type flash memory, NOR-type flash memory, random access memory and static random access memory. Each memory command is specific to the memory type of a target memory device. A data path for the memory commands and the memory responses is provided by the interconnection. A given memory command traverses memory devices in order to reach its intended memory device of the serial interconnection configuration. Upon its receipt, the intended memory device executes the given memory command and, if appropriate, sends a memory response to a next memory device. The memory response is transferred to the memory controller.
摘要翻译：提供了存储器系统结构，其中存储器控制器控制串行互连配置中的存储器件。存储器控制器具有用于发送存储器命令的输出端口和用于接收用于请求这样的响应的那些存储器命令的存储器响应的输入端口。每个存储器件包括诸如NAND型闪存，NOR型闪速存储器，随机存取存储器和静态随机存取存储器之类的存储器。每个存储器命令特定于目标存储器件的存储器类型。存储器命令和存储器响应的数据路径由互连提供。给定的存储器命令遍历存储器件以达到其串行互连配置的预期存储器件。在其接收时，预期的存储器件执行给定的存储器命令，并且如果适当的话，向下一个存储器件发送存储器响应。存储器响应被传送到存储器控制器。

57. 发明公开

KR1020090047993A 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 无效
标题翻译：用于解码半导体存储器装置的地址的电路
公开(公告)号：KR1020090047993A
公开(公告)日：2009-05-13
申请号：KR1020070114150
申请日：2007-11-09
申请人： 에스케이하이닉스 주식회사
发明人： 임희준
IPC分类号： G11C8/10 , G11C8/04
CPC分类号： G11C8/10 , G11C7/22 , G11C2207/2227
摘要： 본 발명은 데이터 입출력 모드에 따라 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호에 따라 컬럼 어드레스를 선택적으로 디코딩하여 프리 디코딩 신호를 생성하는 프리 디코딩부, 및 상기 프리 디코딩 신호를 디코딩하여 컬럼 선택 신호를 생성하는 디코딩부를 포함한다.
데이터 입출력 모드, 컬럼 어드레스

58. 发明公开

KR1020090036828A 반도체 메모리 장치의 컬럼 어드레스 제어 회로 失效
标题翻译：半导体存储器设备的地址控制电路
公开(公告)号：KR1020090036828A
公开(公告)日：2009-04-15
申请号：KR1020070102097
申请日：2007-10-10
申请人： 에스케이하이닉스 주식회사
发明人： 유정택
IPC分类号： G11C8/04 , G11C8/18 , G11C8/06
CPC分类号： G11C8/18 , G11C8/06 , G11C8/10
摘要： A column address control circuit of a semiconductor memory apparatus is provided to increase the reliability of the semiconductor memory device by performing normal read and writing in regardless of time delay of the column address enable. A first inverter(IV11) inverts a column enable signal(YAE), and a first input part(110) inverts the first column address(CA1). A first latch unit(120) stores an output signal of the first input part, and the first output unit(130) outputs the output signal of the first latch unit as the first inner column address(CA1 int). An initialization part(140) initializes the first inner column address to a lower level, and a fourth inverter(IV14) inverts the column enable signal. A secondary input unit(210) inverts the second column address(CA2), and the second latch unit(220) stores the output signal of the secondary input unit. The second output unit(230) inverts the output signal of the second latch unit, and a third latch unit(240) inverts the output signal of the second output unit.
摘要翻译：提供半导体存储装置的列地址控制电路，通过执行正常的读和写操作来提高半导体存储器件的可靠性，而不管列地址使能的时间延迟。第一反相器（IV11）使列使能信号（YAE）反相，第一输入部（110）反转第一列地址（CA1）。第一锁存单元（120）存储第一输入部分的输出信号，第一输出单元（130）输出第一锁存单元的输出信号作为第一内列地址（CA1 int）。初始化部140将第一内列地址初始化为较低电平，第四反相器IV14反转列使能信号。次级输入单元（210）反转第二列地址（CA2），第二锁存单元（220）存储次级输入单元的输出信号。第二输出单元230反转第二锁存单元的输出信号，第三锁存单元240反转第二输出单元的输出信号。

59. 发明公开

KR1020090018646A 집적 회로 장치의 외부 입출력 접속부로의 주변 기능 동적 리매핑 有权
标题翻译：一体化电路设备的外部输入输出连接的动态外设功能
公开(公告)号：KR1020090018646A
公开(公告)日：2009-02-20
申请号：KR1020087030754
申请日：2007-05-31
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 우제우다이고르 , 볼즈브라이언 , 브래들리스티브 , 카베이야고랑
IPC分类号： G11C7/10 , G11C8/04
CPC分类号： H03K19/17764 , H03K19/1732 , H03K19/17744
摘要： Peripheral functions of an integrated circuit device may be pooled and dynamically mapped to available external input-output connections of the integrated circuit device by using a set of configuration registers. To provide system robustness, the configuration registers may implement various levels of write protection, error correction and monitoring circuitry. One or more peripheral output functions may be mapped to one or more external output connections. Not more than one output function may be active at the same time on the same output connection. Outputs and inputs may be mapped to the same external input-output connection with or without the output being controllable for placement into an inactive state, e.g., high impedance or open collector. When the input is required to receive external data over the external input-output connection, the output may be placed into the inactive state.
摘要翻译：通过使用一组配置寄存器，集成电路设备的外围功能可以被集合并且动态地映射到集成电路设备的可用的外部输入 - 输出连接。为了提供系统的鲁棒性，配置寄存器可以实现各种级别的写保护，纠错和监视电路。一个或多个外围输出功能可以映射到一个或多个外部输出连接。在同一输出连接上，同一输出功能可能同时处于活动状态。输出和输入可以被映射到具有或不具有输出的相同外部输入 - 输出连接，以便放置到非活动状态，例如高阻抗或开放式收集器。当输入需要通过外部输入 - 输出连接接收外部数据时，输出可能被置于非活动状态。

60. 发明公开

KR1020090016379A 반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 有权
标题翻译：半导体存储器，半导体存储器的测试方法和系统
公开(公告)号：KR1020090016379A
公开(公告)日：2009-02-13
申请号：KR1020080047649
申请日：2008-05-22
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 모리가오루 , 나카무라도시카즈 , 오노쥰 , 오쿠다마사키
IPC分类号： G11C8/18 , G11C8/04 , G11C29/00
CPC分类号： G11C8/18 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C29/1201 , G11C29/18 , G11C29/48 , G11C2029/1802
摘要： A semiconductor memory, a test method of a semiconductor memory, and a system are provided to enhance test efficiency and to reduce a test cost by performing a test using test assets of other semiconductor memory. A memory core includes a column decider(CDEC) for selecting bit lines(BL,/BL). A row address signal(RAD) is supplied to a first address terminal group(ADa). A column address signal(CAD) is supplied to a second address terminal group(ADb). The received row address signal and the received column address signal are supplied to a row decoder(RDEC) and the column decoder, respectively. A row address signal is supplied to a second address terminal group. A column address signal is supplied to the second address terminal group. The received row address signal and the received column address signal are supplied to the row decoder and the column decoder, respectively.
摘要翻译：提供半导体存储器，半导体存储器的测试方法和系统，以通过使用其他半导体存储器的测试资产进行测试来提高测试效率并降低测试成本。存储器芯包括用于选择位线（BL，/ BL）的列决定器（CDEC）。行地址信号（RAD）被提供给第一地址终端组（ADa）。列地址信号（CAD）被提供给第二地址终端组（ADb）。接收的行地址信号和接收的列地址信号分别被提供给行解码器（RDEC）和列解码器。行地址信号被提供给第二地址终端组。列地址信号被提供给第二地址终端组。接收的行地址信号和接收的列地址信号分别被提供给行解码器和列解码器。

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