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21. 发明公开

KR1020070021321A 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR1020070021321A
公开(公告)日：2007-02-22
申请号：KR1020077001239
申请日：2004-07-16
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 도미타히로요시 , 야마구치슈사쿠
IPC分类号： G11C11/4193 , G11C11/401 , G11C11/408
CPC分类号： G11C11/406 , G11C7/1045 , G11C11/40603 , G11C11/40615 , G11C11/4076
摘要： 겸용 단자는 어드레스 신호 및 데이터 신호를 수신한다. 어드레스 밸리드 단자는 겸용 단자에 공급되는 신호가 어드레스 신호인 것을 나타내는 어드레스 밸리드 신호를 수신한다. 아비터는 외부 액세스 요구 및 내부 리프레시 요구 중 어느 것을 우선할지를 결정한다. 아비터는 칩 인에이블 신호 및 어드레스 밸리드 신호가 모두 유효 레벨이 된 것(외부 액세스 요구)에 응답하여 내부 리프레시 요구의 접수를 금지한다. 아비터는 판독 동작 또는 기록 동작의 완료에 응답하여 내부 리프레시 요구의 접수를 허가한다. 이 결과, 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하는 반도체 기억 장치에 있어서, 판독 동작 및 기록 동작과, 내부 리프레시 요구에 응답하는 리프레시 동작이 경합하는 것을 방지하여 오동작을 방지한다.

22. 发明授权

KR100682436B1 메모리 有权
公开(公告)号：KR100682436B1
公开(公告)日：2007-02-15
申请号：KR1020050088546
申请日：2005-09-23
申请人： 산요덴키가부시키가이샤
发明人： 미야모또히데아끼
IPC分类号： G11C11/406 , H01L29/788
CPC分类号： G11C11/406 , G11C11/40603 , G11C2211/4061 , G11C2211/4067
摘要： 소비 전류를 증대시키지 않고, 리프레시 동작을 행하는 것이 가능한 메모리를 제공한다. 이 메모리는 데이터를 기억하는 복수의 메모리 셀과, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를 소정 기간 지연시켜 출력하는 지연 회로와, 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와, 지연 회로로부터 출력되는 제1 어드레스 신호와, 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고 있다.
메모리, 크로스 포인트형, 리프레시, 지연 회로, 클럭 신호

23. 发明公开

KR1020070015019A 메모리 有权
标题翻译：记忆
公开(公告)号：KR1020070015019A
公开(公告)日：2007-02-01
申请号：KR1020060070663
申请日：2006-07-27
申请人： 패트레넬라 캐피탈 엘티디., 엘엘씨
发明人： 미야모또히데아끼 , 마쯔시따시게하루
IPC分类号： G11C11/401 , G11C11/402 , G11C11/403
CPC分类号： G11C11/406 , G11C11/40603 , G11C2211/4061
摘要： A memory is provided to shorten the period of a refresh operation performed during an external access period, thereby improving data transmission speed. An access control part(25) performs an internal access operation, on the basis of an external access operation. A refresh control part(22) performs a refresh operation. A refresh division control part(23) divides the refresh operation into a read operation and a rewrite operation. The read operation and the rewrite operation are performed before or after the different internal access operations corresponding to the different external access operations.
摘要翻译：提供存储器以缩短在外部访问期间执行的刷新操作的周期，从而提高数据传输速度。访问控制部（25）基于外部访问操作执行内部访问操作。刷新控制部（22）进行刷新动作。刷新分割控制部（23）将刷新动作划分为读取动作和重写动作。在对应于不同的外部访问操作的不同的内部访问操作之前或之后执行读取操作和重写操作。

24. 发明授权

KR100615414B1 반도체 메모리 有权
标题翻译：半导体内存
公开(公告)号：KR100615414B1
公开(公告)日：2006-08-25
申请号：KR1020067009968
申请日：2003-02-20
申请人： 후지쯔 가부시끼가이샤
发明人： 나카무라도시카즈 , 에토사토시 , 미요도시야
IPC分类号： G11C11/401 , G11C11/406
CPC分类号： G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
摘要： 타이머는 메모리 코어에 독출 동작을 실행시키기 위한 외부 액세스 신호를 수신하고 나서 소정 시간을 계측하고, 이 소정 시간 후에 메모리 코어를 동작시키기 위한 액세스 요구 신호를 출력한다. 소정 시간은 메모리 코어가 한 번 동작하기 위한 코어 동작 시간보다 길게 설정되어 있다. 이 때문에, 외부 액세스 신호가 소정 시간보다 짧은 시간에 변화할 때, 메모리 코어는 동작하지 않는다. 따라서, 메모리 코어가 정상적으로 동작할 수 없는 간격으로 외부 액세스 신호가 공급되었을 때에도 메모리 코어의 오동작을 방지할 수 있고, 메모리 셀에 유지되어 있는 데이터가 파괴하는 것을 방지할 수 있다.
반도체 메모리, 외부 액세스 신호, 메모리 코어, 데이터
摘要翻译：定时器接收所述外部访问信号使存储器内核执行读取操作，并输出所述访问请求信号用于操作存储器内核测量所述预定时间，并且在预定时间之后。预定时间被设置为比存储器核心运行一次的核心运行时间长。因此，当外部存取信号在短于预定时间的时间内改变时，存储器内核不运行。因此，即使当以一定间隔被提供外部访问信号不向存储器内核运行正常，能够防止存储器内核的误操作，能够防止保持在存储器细胞破坏的数据。

25. 发明公开

KR1020060067980A 반도체 메모리 有权
标题翻译：半导体存储器
公开(公告)号：KR1020060067980A
公开(公告)日：2006-06-20
申请号：KR1020067009968
申请日：2003-02-20
申请人： 후지쯔 가부시끼가이샤
发明人： 나카무라도시카즈 , 에토사토시 , 미요도시야
IPC分类号： G11C11/401 , G11C11/406
CPC分类号： G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061 , G11C11/4072 , G11C11/4096
摘要： A timer begins to measure time, when receiving an external access signal for causing a memory core to execute a read operation, and outputs, after a predetermined time, an access request signal for activating the memory core. The predetermined time has been set to a time longer than the core operation time in which the memory core performs one operation. For this reason, when the external access signal changes in a time shorter than the predetermined time, the memory core will not operate. This can prevent malfunction of the memory core and hence prevent data stored in the memory cells from being destroyed even when the external access signals are supplied at such time intervals that do not allow the memory core to perform normal operations.
摘要翻译：当接收到用于使存储器核心执行读取操作的外部访问信号时，定时器开始测量时间，并且在预定时间之后输出用于激活存储器核心的访问请求信号。预定时间被设定为比存储器核进行一次操作的核心操作时间更长的时间。因此，当外部访问信号在比预定时间短的时间内变化时，存储器核心将不工作。这可以防止存储器核心的故障，并且因此即使当以不允许存储器核心执行正常操作的时间间隔提供外部访问信号时，也可以防止存储在存储器单元中的数据被破坏。

26. 发明公开

KR1020060036510A 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법 有权
标题翻译：用于使用缓冲器进行刷新的存储器件及其方法
公开(公告)号：KR1020060036510A
公开(公告)日：2006-05-02
申请号：KR1020040085382
申请日：2004-10-25
申请人： 삼성전자주식회사
发明人： 표석수 , 정현택 , 하민열
IPC分类号： G11C11/401 , G11C11/406
CPC分类号： G11C11/406 , G06F13/1636 , G11C11/40603 , G11C11/40607 , G11C11/40618 , G11C8/06 , G11C8/12 , G11C11/408 , G11C11/4093
摘要： An integrated circuit memory device includes a plurality of memories and a refresh controller within a memory system. The refresh controller is configured to generate a refresh request signal. The plurality of memories includes a plurality of banks of memory responsive to the refresh request signal. An additional memory includes a buffer unit configured to generate a refresh indication signal to a first one of the plurality of banks of memory and to receive buffer write data addressed to the first one of the plurality of banks of memory in response to receiving a refresh-access interrupt signal from the one of the plurality of banks of memory. The plurality of banks of memory and the buffer unit may be separate DRAM chips.

27. 发明公开

KR1020040093818A 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치 失效
标题翻译：具有改进的刷新操作的高速数据访问的半导体存储器件，特别是包括标记块
公开(公告)号：KR1020040093818A
公开(公告)日：2004-11-09
申请号：KR1020030027654
申请日：2003-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 홍상훈 , 안진홍 , 고재범 , 김세준
IPC分类号： G11C11/401
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40618
摘要： PURPOSE: A semiconductor memory device for high speed data access with improved refresh operation is provided to perform a stable operation by minimizing a refresh operation time. CONSTITUTION: A cell block(500) comprises (N+1) unit cell blocks by further including an additional unit cell block to have additional M word lines, with N unit cell blocks each having M word lines to correspond to an inputted row address. A spare cell block table(470) stores information as to whether to allocate at least one word line as a spare word line, among M word lines. A tag block(460) senses a logic cell block address to select N unit cell blocks by receiving the row address, and converts it to a physical cell block address to select one of the unit cell blocks, and stores the physical cell block address when the physical cell block address is converted. And a control unit(420) controls the tag block and the spare cell block table to enable one word line in the selected unit cell block and a spare word line set by information provided from the spare cell block table.
摘要翻译：目的：提供用于具有改进的刷新操作的高速数据访问的半导体存储器件，以通过最小化刷新操作时间来执行稳定操作。构成：通过进一步包括具有附加M字线的附加单元单元块，单元块（500）包括（N + 1）单元单元块，每个具有M个字线的N个单元单元块对应于输入的行地址。在M个字线中，备用单元块表（470）存储关于是否分配至少一个字线作为备用字线的信息。标签块（460）通过接收行地址来检测逻辑单元块地址以选择N个单元单元块，并将其转换为物理单元块地址以选择单元单元块中的一个，并存储物理单元块地址物理单元块地址被转换。并且控制单元（420）控制标签块和备用单元块表以使得所选单元单元块中的一个字线和由备用单元块表提供的信息设置的备用字线。

28. 发明公开

KR1020040038740A 반도체 기억 장치 및 그 제어 방법 无效
标题翻译：半导体存储器件及其控制方法，可以获得足够的时序标记
公开(公告)号：KR1020040038740A
公开(公告)日：2004-05-08
申请号：KR1020030075418
申请日：2003-10-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 타카하시히로유키
IPC分类号： G11C11/4193
CPC分类号： G11C11/405 , G11C11/406 , G11C11/40603
摘要： PURPOSE: A semiconductor memory device and its control method are provided to achieve efficiency and high speed of refresh control and to interface-exchanged with a high speed SRAM. CONSTITUTION: According to a cell array having a plurality of memory cells, one memory cell has the first and the second memory cell transistor(Tr1,Tr2) connected serially between a write bit line and a read bit line. A capacitor(C) for data accumulation is connected to a contact point of the first and the second memory cell transistor, and another end of the capacitor is connected to a ground potential. Gate ports of the first and the second memory cell transistor are connected to a write word line and a read word line respectively. The first word line is connected to a word driver of the first X decoder((WF)111W) decoding a row address or a refresh address of a write address, and the second word line is connected to a word driver of the second X decoder((RF)111R) decoding a row address or a refresh address of a read address.
摘要翻译：目的：提供半导体存储器件及其控制方法，以实现高效率和高速刷新控制，并与高速SRAM进行接口交换。构成：根据具有多个存储单元的单元阵列，一个存储单元具有在写位线和读位线之间串联连接的第一和第二存储单元晶体管（Tr1，Tr2）。用于数据累积的电容器（C）连接到第一和第二存储单元晶体管的接触点，电容器的另一端连接到地电位。第一和第二存储单元晶体管的栅极端口分别连接到写入字线和读取字线。第一字线连接到第一X解码器（（WF）111W）的字驱动器，用于解码写地址的行地址或刷新地址，第二字线连接到第二X解码器的字驱动器（（RF）111R）解码读地址的行地址或刷新地址。

29. 发明公开

KR1020030088026A 동일한 뱅크에서 리프레시 및 액세스 동작을 가능하도록 하는 DRAM 아키텍쳐 失效
标题翻译： DRAM架构在同一银行中启用刷新和访问操作
公开(公告)号：KR1020030088026A
公开(公告)日：2003-11-15
申请号：KR1020037010320
申请日：2002-03-06
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 스나가,도시오 , 와따나베,신페이
IPC分类号： G11C11/406
CPC分类号： G11C11/40603 , G11C11/406 , G11C11/40618
摘要： 본 발명은 리프레시 시의 액세스의 로스 시간을 감소시키고, 통상의 액세스와 동시에 별도의 뱅크의 리프레시를 행하며, SRAM과 마찬가지로 취급할 수 있는 DRAM을 제공하는 것이다. 본 발명의 DRAM은, 리프레시의 실행을 지시하는 실행 지시 수단과, 리프레시하는 메모리 셀의 뱅크 번호를 지정하는 뱅크 지정 수단과, 지정된 뱅크 내에서 리프레시하는 메모리 셀의 로우·어드레스를 지정하는 어드레스 지정 수단과, 실행 지시 수단으로부터 리프레시의 실행이 지시되면, 뱅크 지정 수단에 지정된 뱅크 내의, 어드레스 지정 수단에 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 수단을 포함하도록 구성하였다.

30. 发明公开

KR1020020027163A 저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치 失效
标题翻译： MRAM模块配置
公开(公告)号：KR1020020027163A
公开(公告)日：2002-04-13
申请号：KR1020010033771
申请日：2001-06-15
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 도비타요우이치
IPC分类号： G11C11/401
CPC分类号： G11C11/406 , G11C11/404 , G11C11/40603 , G11C11/4096 , H01L21/02074 , H01L21/31055 , H01L21/31058 , H01L21/3212 , H01L21/76819 , H01L21/7684
摘要： PURPOSE: MRAM module configuration is provided, in which the highest possible packing density of memory cell zones is achieved with utilization of free corner areas. CONSTITUTION: A MRAM memory cell disposed between a word line WL and a bit line BL, which bit line BL crosses the word line WL essentially perpendicularly and at a distance. At a crossover point between the word line WL and the bit line BL, there is a multilayer system containing a fixed or hard magnetic layer HML and a free or soft magnetic layer WML and also a tunneling barrier layer TL situated between the layers HML and WML. The hard magnetic layer HML, the tunneling barrier layer TL and the soft magnetic layer WML form a magnetic tunnel junction (MTJ) cell.
摘要翻译：目的：提供MRAM模块配置，其中利用自由角区域实现了存储单元区域的最高可能堆积密度。构成：布置在字线WL和位线BL之间的MRAM存储单元，该位线BL基本上垂直于一定距离与字线WL相交。在字线WL和位线BL之间的交叉点处，存在包含固定或硬磁性层HML和自由或软磁性层WML以及位于层HML和WML之间的隧道势垒层TL的多层系统。硬磁层HML，隧道势垒层TL和软磁层WML形成磁隧道结（MTJ）单元。

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