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1. 发明授权

KR100745936B1 내부전압 발생회로 失效
标题翻译：内部电压发生电路
公开(公告)号：KR100745936B1
公开(公告)日：2007-08-02
申请号：KR1020000073179
申请日：2000-12-05
申请人： 에스케이하이닉스 주식회사
发明人： 김시홍 , 홍상훈
IPC分类号： G11C5/14
摘要： 본 발명은, 내부전압 발생회로에 관한 것으로, 외부전원으로부터 내부전압으로 전류를 공급하는 경로와 내부전압으로부터 외부접지로 전류를 방출하는 경로를 제공하여 내부전압으로 전류가 들어오거나 나갈 때 항상 일정한 전압레벨을 유지하는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 내부전압 발생회로는 제1 기준전압과 내부전압을 입력받아 비교하는 제1 비교기와, 제1 기준전압 보다 높은 제2 기준전압과 내부전압을 입력받아 비교하는 제2 비교기와, 제1 및 제2 비교기의 출력에 따라 내부전압이 제1 기준전압과 제2 기준전압 사이의 레벨을 갖도록 제어하는 구동부를 포함하는 것을 특징으로 한다.
摘要翻译：本发明始终是一个恒定电压时，所述内电压发生电路的，用于从该路径排出的电流到外部接地到内部电压从外部电源从或到内部电压电流提供给内部电压，电流提供路径并保持水平。为了实现这一目的，根据本发明的内电压发生电路接收第一比较器和第二参考电压和内部电压高于第一参考电压高通过接收第一基准电压和所述内部电压比较待比较并且驱动器用于根据第一和第二比较器的输出来控制内部电压在第一参考电压和第二参考电压之间的电平。

2. 发明授权

KR100721547B1 고속으로 데이터 엑세스를 하기 위한 반도체 메모리 장치 有权
标题翻译：用于高速数据存取的半导体存储器件
公开(公告)号：KR100721547B1
公开(公告)日：2007-05-23
申请号：KR1020030098456
申请日：2003-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 고재범 , 안진홍 , 홍상훈 , 김세준
IPC分类号： G11C11/4091
CPC分类号： G11C7/1069 , G11C7/1051 , G11C7/18 , G11C11/4091 , G11C11/4097 , G11C2207/002 , G11C2207/005
摘要： 본 발명은 비트라인 센스앰프부의 회로면적을 줄이면서, 내부적인 데이터 전달속도를 더 빠르게 할 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 쉐어드 비트라인 센스앰프부의 구조를 가지는 반도체 메모리 장치에 있어서, 다수의 단위셀을 각각 구비하는 N개의 셀블럭; 상기 N개의 셀블럭 일측과 타측에 각각 구비되어, 선택된 셀블럭에 구비되는 단위셀의 데이터 신호를 감지, 증폭하기 위한 N+1개의 로컬비트라인 센스앰프부; 상기 로컬비트라인 센스앰프부에 의해 감지 증폭된 데이터 신호를 래치하기 위한 제1 및 제2 글로벌비트라인 센스앰프부; 및 상기 선택된 셀블럭의 일측에 구비된 로컬비트라인 센스앰프부에 의해 감지 증폭된 제1 데이터는 상기 제1 글로벌비트라인 센스앰프부로 전달하고, 상기 선택된 셀블럭의 타측에 구비된 로컬비트라인 센스앰프부에 의해 감지증폭된 제2 데이터는 상기 제2 글로벌 센스앰프부로 전달하기 위한 데이터신호 전달부를 구비하는 메모리 장치를 제공한다.

반도체, 메모리, 글로벌 센스앰프, 로컬 비트라인, 글로벌비트라인.

3. 发明授权

KR100666928B1 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치 有权
标题翻译：具有关于温度变化的最佳修正周期的半导体存储器件
公开(公告)号：KR100666928B1
公开(公告)日：2007-01-10
申请号：KR1020040011063
申请日：2004-02-19
申请人： 에스케이하이닉스 주식회사
发明人： 김세준 , 홍상훈 , 고재범
IPC分类号： G11C11/401
CPC分类号： G11C11/40626 , G11C11/406
摘要： 본 발명은 온도의 변화에 대응하여 최적화된 리프레쉬 주기를 가져 리프레쉬 동작시 사용되는 소모전류를 크게 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 리프레쉬 동작을 수행하는 메모리 장치에 있어서, 온도의 변화에 대응하여 온도 감지된 전압을 출력하는 온도감지수단; 상기 온도감지된 전압에 대응하는 N비트의 디지털코드를 출력하는 아날로그-디지털 변환수단; 상기 N비트의 디지털코드에 대응하여 리프레쉬 동작 주기를 제어하는 리프레쉬동작 제어수단; 및 상기 리프레쉬 동작 주기의 변화를 위한 온도 감지구간에서 상기 온도감지수단이 인에이블되도록 제어하는 리프레쉬주기 조정 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체, 리프레쉬, 온도, 세그먼트 아날로그-디지털 변환기.

4. 发明公开

KR1020060098354A 아날로그-디지털 변환기 无效
标题翻译：模拟数字转换器
公开(公告)号：KR1020060098354A
公开(公告)日：2006-09-18
申请号：KR1020060083118
申请日：2006-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 김세준 , 홍상훈 , 고재범
IPC分类号： H03M1/06
CPC分类号： H03M1/0845 , H03M1/089 , H03M1/1019 , H03M2201/615 , H03M2201/643
摘要： 본 발명은 입력되는 아날로그값에 대응하여 공정변화, 온도변화, 구동전압등의 변화에 관계없이 신뢰성있는 디지털 값을 출력할 수 있는 아날로그-디지털 변환기를 제공하기 위한 것으로, 이를 위해 본 발명은 입력전압과 비교전압을 비교하기 위한 전압비교수단; 상기 전압비교기에 비교된 결과에 따라, 출력되는 2진 디지털코드를 업 또는 다운시키는 2진 업/다운 카운팅 수단; 바이어스 전압과 옵셋전압을 이용하여, 상기 업/다운 카운팅 수단에서 전달되는 2진 디지털코드를 상기 비교전압으로 변환하고, 상기 2진 디지털코드가 최대값일 때 상기 비교전압의 전압레벨인 피드백 상위 임계전압과 상기 2진 디지털코드가 최소값일 때 상기 비교전압의 전압레벨인 피드백 하위 임계전압을 출력하는 디지털-아날로그 변환수단; 및 상기 피드백 상위 임계전압과, 상기 입력전압이 가질 수 있는 최대 레벨인 상위 임계전압을 비교하여 상기 바이어스 전압을 출력하고, 상기 입력전압이 가질 수 있는 최소 레벨인 하위 임계전압과 상기 피드백 하위 임계전압을 비교하여 상기 옵셋전압을 출력하는 피드백 바이어스 수단을 구비하는 반도체 장치의 아날로그-디지털 변환기를 제공한다.
반도체, 세그먼트 아날로그-디지털 변환기, 온도계코드, 바이너리 디지털-아날로그 변환부.

5. 发明授权

KR100573830B1 반도체 장치의 온도감지회로 失效
标题翻译：半导体温度检测电路
公开(公告)号：KR100573830B1
公开(公告)日：2006-04-26
申请号：KR1020040011071
申请日：2004-02-19
申请人： 에스케이하이닉스 주식회사
发明人： 김세준 , 홍상훈 , 고재범
IPC分类号： G11C11/406
摘要： 본 발명은 공정조건이나 구동전압의 변화에 관계없이 안정적으로 정밀하게 온도를 감지할 수 있는 반도체 장치의 온도감지회로를 제공하기 위한 것으로, 이를 위해 본 발명은 바이폴라트랜지스터의 정션전압 특성과 열전압 특성을 이용하여 공정변화 및 온도변화에 관계없이 일정한 레벨의 기준전압을 출력하는 기준전압 생성부; 상기 기준전압을 이용하여 상기 아날로그-디지털 변환수단에서 동작시 기준으로 사용하는 바이어스전압과 옵셋전압을 생성하기 위한 바이어스 전압 생성부; 및 상기 바이폴라트랜지스터의 정션전압 특성을 이용하여 상기 온도감지된 전압을 생성하기 위한 온도감지전압 생성부를 구비하는 반도체 장치의 온도감지회로을 제공한다.
반도체, 리프레쉬, 온도, 상위전압, 하위전압, 온도감지된 전압.

6. 发明授权

KR100522431B1 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치 失效
标题翻译：用于高速数据访问的半导体存储器件，具有更新的刷新操作
公开(公告)号：KR100522431B1
公开(公告)日：2005-10-20
申请号：KR1020030027654
申请日：2003-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 홍상훈 , 안진홍 , 고재범 , 김세준
IPC分类号： G11C11/401
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40618
摘要： 본 발명은 태그블럭을 구비하여 고속으로 데이터의 억세스가 가능한 메모리 장치에서 리프레쉬 동작시간을 최소화하여 안정적인 고속동작이 가능한 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 각각 M개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 구비된 N개의 단위셀블럭에, 추가적으로 M개의 워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성되는 셀블럭; 상기 (N+1) ×M개의 워드라인 중에서, 어떤 워드라인이 예비워드라인인지에 관한 정보를 저장하기 위한 예비셀블럭 테이블; 상기 로우어드레스를 입력받아 N개의 단위셀블럭을 선택하기 위한 논리적 셀블럭어드레스를 감지하고, 이를 상기 N+1개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하며, 데이터 억세스를 위해 상기 물리적 셀블럭어드레스가 변환될 때에 이를 누적하여 저장하는 태그블럭; 및 상기 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 상기 태그블럭과 상기 예비셀블럭 테이블을 제어하는 제어수단을 구비하며, 상기 태그블럭에 누적되어 저장되는 물리적 셀블럭어드레스에 대응하는 워드라인에 한하여 리프레쉬 동작을 수행하는 메모리 장치를 제공한다.

7. 发明公开

KR1020050067545A 스테이트 머신을 이용하여 셀블럭을 제어하는 반도체메모리 장치 失效
标题翻译：用于使用状态机控制单元块的半导体存储器件
公开(公告)号：KR1020050067545A
公开(公告)日：2005-07-05
申请号：KR1020030098531
申请日：2003-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 홍상훈 , 고재범 , 김세준
IPC分类号： G11C7/10
CPC分类号： G11C7/22 , G11C8/12
摘要： 본 발명은 스테이트 머신을 구비하여 태그블럭을 구비하는 반도체 메모리 장치의 구동제어를 용이하게 하기 위한 것으로, 이를 위해 각각 M개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 N개로 구성된 단위셀블럭에, 추가적으로 M개의 워드라인을 가지는 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성된 셀블럭; 및 상기 N+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭으로부터 억세스되는 데이터를 상기 제1 단위셀블럭 또는 상기 제2 단위셀블럭으로 재저장되도록 제어하기 위해, 상기 N+1개의 단위셀블럭에 각각 대응하며, 각각 스테이트 머신을 구비하는 N+1개의 단위제어부와, 구동제어부를 포함하는 제어수단을 구비하며, 상기 단위제어부는 단위셀블럭에 데이터를 억세스하는 제1 동작상태와, 한 단위셀블럭에 연속해서 제1 및 제2 데이터가 억세스될 때에, 데이터가 억세스되지 않았던 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제2 동작상태와, 한 단위셀블럭에서 제1 및 제2 데이터가 연속해서 억세스되지 않을 때에 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제3 동작상태와, 대기모드에 대응하는 동작을 수행하게 하� �� 제4 동작상태에 따라서, 대응하는 단위셀블럭을 제어하고, 상기 구동제어부는 상기 N+1개의 단위제어부가 상기 제1 내지 제4 동작상태중 선택된 하나의 동작상태가 되도록 상기 N+1개의 단위셀블럭을 제어하는 것을 특징으로 하는 메모리 장치를 제공한다.

8. 发明授权

KR100472726B1 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법 失效
标题翻译：用于高速数据访问的半导体存储器件及其操作方法
公开(公告)号：KR100472726B1
公开(公告)日：2005-03-10
申请号：KR1020030011121
申请日：2003-02-21
申请人： 에스케이하이닉스 주식회사
发明人： 안진홍 , 홍상훈 , 김세준 , 고재범
IPC分类号： G11C11/401
CPC分类号： G11C7/18 , G11C11/4087 , G11C11/4097
摘要： 본 발명은 고속으로 데이터를 억세스할 수 있는 메모리 장치 및 그의 구동방법을 제공하기 위한 것으로, 이를 위해 본 발명은 다수개의 단위셀을 구비하는 제1 셀블럭; 다수개의 단위셀을 구비하는 제2 셀블럭; 및 상기 제1 셀블럭에 대해 연속적으로 제1 데이터 및 제2 데이터가 억세스될 때, 상기 제1 셀블럭에서는 상기 제1 데이터의 재저장동작을 수행하지 않고 상기 제2 데이터가 억세스되도록 제어하고, 상기 제2 셀블럭에서는 상기 제1 데이터의 재저장 동작이 수행되도록 제어하기 위한 제어수단을 구비하는 메모리 장치를 제공한다.

9. 发明公开

KR1020040037786A 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 失效
标题翻译：占空比校正电路和延迟锁定环路
公开(公告)号：KR1020040037786A
公开(公告)日：2004-05-07
申请号：KR1020020066425
申请日：2002-10-30
申请人： 에스케이하이닉스 주식회사
发明人： 홍상훈 , 김세준 , 국정훈
IPC分类号： H03L7/08
CPC分类号： H03L7/0805 , H03K5/1565 , H03L7/0812 , H03L7/0891
摘要： PURPOSE: A duty cycle correction circuit and a delay lock loop provided with the same are provided to reduce the power consumption of the duty cycle correction(DCC) circuit, thereby reducing the area occupied by the DCC circuit. CONSTITUTION: A duty cycle correction circuit includes a first and a second clock division blocks(30,31), a first clock mixing block(35), a second clock mixing block(36) and a logical combination block(37). The first and a second clock division blocks(30,31) divide the positive input clock and the negative input clock. The first clock mixing block(35) mixes the positive output clock of the first clock division block(30) and the positive output clock of the second clock division block(31). The second clock mixing block(36) mixes the positive output clock of the first clock division block(30) and the negative output clock of the second clock division block(31). And, the logical combination block(37) generates the duty cycle correction clock having a period equal to the positive input clock and the negative input clock by logically combining the outputs of the first and the second clock mixing blocks(35,36).
摘要翻译：目的：提供一个占空比校正电路和一个延迟锁定环，以减少占空比校正（DCC）电路的功耗，从而减少DCC电路占用的面积。构成：占空比校正电路包括第一和第二时钟分割块（30,31），第一时钟混合块（35），第二时钟混合块（36）和逻辑组合块（37）。第一和第二时钟分割块（30,31）分割正输入时钟和负输入时钟。第一时钟混合块（35）混合第一时钟分割块（30）的正输出时钟和第二时钟分割块（31）的正输出时钟。第二时钟混合块（36）混合第一时钟分割块（30）的正输出时钟和第二时钟分割块（31）的负输出时钟。并且，逻辑组合块（37）通过逻辑地组合第一和第二时钟混合块（35,36）的输出来产生具有等于正输入时钟和负输入时钟的周期的占空比校正时钟。

10. 发明公开

KR1020030035688A 지연고정방법 및 이를 이용한 지연고정루프 失效
标题翻译：延迟锁定的方法和使用它的DLL
公开(公告)号：KR1020030035688A
公开(公告)日：2003-05-09
申请号：KR1020010068101
申请日：2001-11-02
申请人： 에스케이하이닉스 주식회사
发明人： 홍상훈 , 김세준 , 위재경
IPC分类号： G11C8/00
CPC分类号： H03L7/0814 , H03L7/0818
摘要： PURPOSE: A method for delay lock and a DLL(Delay Locked Loop) using the same are provided to reduce an initial lock-on time and the number of used elements by using effectively a successive approximation mode. CONSTITUTION: A mode control signal generation portion generates a mode control signal to indicate the execution of a successive approximation mode for phases of an internal clock signal and a reference clock signal on the basis of a phase relation signal and an external reset signal. A shift register portion(100) outputs plural bits in parallel by shifting unit bits from the most significant bits on the basis of the mode control signal and the external reset signal. A plurality of data format portions(120a to 120f) outputs the successively approximated data bit streams according to the decided increase of corresponding bits. A delay control bit stream output portion(130) stores the data bit streams from the data format portions(120a to 120f) and outputs the stored data bit streams to the delay control bit streams.
摘要翻译：目的：提供一种用于延迟锁定的方法和使用该方法的DLL（延迟锁定环路），以通过有效地使用逐次逼近模式来减少初始锁定时间和使用的元件的数量。构成：模式控制信号生成部分基于相位关系信号和外部复位信号产生模式控制信号，以指示执行内部时钟信号和参考时钟信号的相位的逐次逼近模式。移位寄存器部分（100）通过基于模式控制信号和外部复位信号从最高有效位移位单元位而并行地输出多个位。多个数据格式部分（120a至120f）根据所确定的相应位的增加输出连续逼近的数据比特流。延迟控制比特流输出部分（130）存储来自数据格式部分（120a至120f）的数据比特流，并将所存储的数据比特流输出到延迟控制比特流。

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