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11. 发明公开

KR1020170124626A 저전력 반도체 트랜지스터 구조 및 그 제조 방법 审中-实审
标题翻译：低功耗半导体晶体管结构及其制造方法
公开(公告)号：KR1020170124626A
公开(公告)日：2017-11-10
申请号：KR1020177031428
申请日：2011-04-07
申请人： 엠아이이 후지쯔 세미컨덕터 리미티드
发明人： 쉬프렌,루시안 , 라나데,푸쉬카르 , 톰슨,스캇,이. , 손쿠살레,사친,알. , 장,웨이민
IPC分类号： H01L29/66 , H01L21/02 , H01L29/78 , H01L21/20
CPC分类号： H01L27/092 , H01L21/823807 , H01L21/823878 , H01L21/823892 , H01L29/7833
摘要： 구조및 그제조방법은 CMOS 기반디바이스들이종래의벌크 CMOS와비교하여감소된σV를갖는것을가능하게하고채널영역에도펀트들을갖는 FET들의임계전압 V가훨씬더 정밀하게설정되는것을가능하게할 수있는 DDC(Deeply Depleted Channel) 설계에관한것이다. DDC 설계는또한종래의벌크 CMOS 트랜지스터들과비교하여강한바디효과를가질수 있고, 이는 DDC 트랜지스터들내의전력소비의상당한동적제어를가능하게할 수있다. 반도체구조는에피택셜채널층을각각갖는아날로그디바이스및 디지털디바이스를포함하며여기서단일게이트산화층은디지털디바이스의 NMOS 및 PMOS 트랜지스터소자들의에피택셜채널층 상에있고이중및 삼중게이트산화층 중하나는아날로그디바이스의 NMOS 및 PMOS 트랜지스터소자들의에피택셜채널층 상에있다.
摘要翻译：结构及其制造的方法的基于CMOS的，使具有降低的σV，以取代以往的体CMOS器件侘和可以使FET的具有在沟道区中的掺杂剂的阈值电压V被更精确地设定这是关于深度耗尽通道（DDC）设计。与传统的体硅CMOS晶体管相比，DDC设计也可能具有强大的身体效应，这可以实现对DDC晶体管内功耗的相当动态控制。该半导体结构包括模拟设备和具有沟道外延层，分别在一个单一的栅极氧化层是双重和三重栅极氧化物高I模拟设备NMOS的数字装置的NMOS和PMOS晶体管元件的沟道外延层上的数字设备以及PMOS晶体管元件的外延沟道层。

12. 发明授权

KR101790605B1 III-V 반도체 재료 층을 갖는 반도체 디바이스 有权
公开(公告)号：KR101790605B1
公开(公告)日：2017-10-27
申请号：KR1020167009740
申请日：2011-12-20
申请人： 인텔 코포레이션
发明人： 글라스글렌에이. , 머시아난드에스. , 가니,타히르
IPC分类号： H01L27/092 , H01L21/8238 , H01L29/08 , H01L29/417 , H01L29/66 , H01L29/78
CPC分类号： H01L29/78618 , H01L21/76805 , H01L21/76886 , H01L21/76895 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823871 , H01L27/092 , H01L27/0924 , H01L29/0669 , H01L29/0673 , H01L29/0847 , H01L29/1037 , H01L29/267 , H01L29/41791 , H01L29/42392 , H01L29/66545 , H01L29/78 , H01L29/78654 , H01L29/78684 , H01L29/78696
摘要： 종래의디바이스에비해감소된기생콘택저항을갖는트랜지스터디바이스를형성하는기술이개시된다. 일부예시적실시예에서, CMOS 디바이스의 MOS 트랜지스터의콘택을구현하는기술을사용할수 있으며, 여기서 p-형및 n-형소스/드레인영역들과그들의각 콘택금속들사이에 III-V 반도체재료중간층이제공되어콘택저항을현저히감소시킨다. III-V 반도체재료중간층은원하는전도율을제공하기위해작은밴드갭(예를들어, 0.5 eV보다낮은)을가질수 있고/있거나도핑될수 있다. 변형및 비변형채널구조를포함하는다수의트랜지스터아키텍처(예를들어, 평면형, 핀형및 나노와이어트랜지스터)에대해상기기술을사용할수 있다.

13. 发明公开

KR1020170106176A 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170106176A
公开(公告)日：2017-09-20
申请号：KR1020160163366
申请日：2016-12-02
申请人： 삼성전자주식회사
发明人： 키틀조지에이. , 로더마크에스. , 팔레다멘다레디 , 홍준구
IPC分类号： H01L29/06 , H01L29/78 , H01L29/66
CPC分类号： H01L29/0665 , B82Y10/00 , H01L21/02532 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/84 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66636 , H01L29/66742 , H01L29/7842 , H01L29/786
摘要： 반도체장치및 이의제조방법이제공된다. 반도체장치는, 제1 수평나노시트스택및 제1 소오스/드레인구조체를포함하는 n 채널장치및 제2 수평나노시트스택및 제2 소오스/드레인구조체를포함하는 p 채널장치를포함하고, 상기제1 수평나노시트스택은, 하부층상에배치되는복수의제1 게이트층 및적어도하나의제1 채널층을포함하는제1 게이트구조체를포함하고, 상기복수의제1 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제1 채널층각각은, 상기복수의제1 게이트층 중적어도어느하나와접하고, 상기제1 소오스/드레인구조체는, 상기제1 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제1 내부스페이서는, 상기복수의제1 게이트층 중적어도어느하나와상기제1 소오스/드레인구조체사이에배치되고, 상기제1 내부스페이서는제1 길이를갖고, 상기제2 수평나노시트스택은상기하부층상에배치되는복수의제2 게이트층 및적어도하나의제2 채널층을포함하는제2 게이트구조체를포함하고, 상기복수의제2 게이트층 중어느하나는상기하부층과직접접하고, 상기적어도하나의제2 채널층각각은, 상기복수의제2 게이트층 중적어도어느하나와접하고, 상기제2 소오스/드레인구조체는, 상기제2 수평나노시트스택에의해형성되는채널길이의단부에배치되고, 제2 내부스페이서는, 상기복수의제2 게이트층 중적어도어느하나와상기제2 소오스/드레인구조체사이에배치되고, 상기제2 내부스페이서는, 상기제1 길이보다큰 제2 길이를가질수 있다.
摘要翻译：提供了一种半导体器件及其制造方法。半导体器件具有第一水平的纳米片堆叠和包括包含n沟道器件和一个第二水平纳米片堆和包括所述源/漏结构的第二源极/漏极的结构，第一p沟道器件，其中所述第一水平纳米片堆，包括多个所述第一栅极层和所述第一栅极结构，其包括设置在下层上的第一沟道层中的至少一个，并且所述多个第一栅极层中国语言慢一个是较低层和直接与每个所述至少一个第一通道层的接触，即使多个第一栅极层与所述第一源/漏结构中的任一个接触普遍的，沟道长度由第一水平纳米片堆形成其中第一内部间隔件设置于多个第一栅极层中的任一个与第一源极/漏极结构之间，第一内部间隔件具有第一长度， 2水平纳米片堆叠 Eunsanggi多个所述第二栅极层和至少一个第一和包括第二沟道层，所述多个第二栅极层中国语言慢一个的第二栅极结构被布置在下部层是在直接与下部层，其中所述至少接触第二沟道层中的每一个，即使多个所述第二栅极层与第二源/漏结构中的任一个接触的普遍配置在沟道长度的端部由第二水平纳米片堆形成第二内部间隔件设置在多个第二栅极层中的任何一个与第二源极/漏极结构之间，并且第二内部间隔件可以具有大于第一长度的第二长度。

14. 发明授权

KR101770976B1 반도체 장치 有权
公开(公告)号：KR101770976B1
公开(公告)日：2017-08-24
申请号：KR1020127017765
申请日：2010-11-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이
IPC分类号： H01L27/06 , H01L27/12 , H01L29/26 , H01L23/528 , H01L27/092 , H01L29/786 , H01L29/12 , H01L29/16 , H01L29/24 , H03K3/012
CPC分类号： H01L29/7869 , H01L23/528 , H01L27/0688 , H01L27/092 , H01L27/1207 , H01L27/1225 , H01L29/12 , H01L29/16 , H01L29/24 , H01L29/26 , H01L2924/0002 , H03K3/012 , H01L2924/00
摘要： 하나의목적은대기전력이충분히저감되는새로운반도체장치를제공하는것이다. 상기반도체장치는제 1 전원단자, 제 2 전원단자, 산화물반도체재료를사용한스위칭트랜지스터및 집적회로를포함한다. 상기제 2 전원단자는상기스위칭트랜지스터의소스단자및 드레인단자중 하나에전기적으로접속된다. 상기스위칭트랜지스터의상기소스단자및 상기드레인단자중 다른하나는상기집적회로의일 단자에전기적으로접속된다. 상기집적회로의다른단자는상기제 2 전원단자에전기적으로접속된다.

15. 发明公开

KR1020170095061A 불휘발성 메모리셀의 전압공급장치 审中-实审
标题翻译：非易失性存储单元的电压供应
公开(公告)号：KR1020170095061A
公开(公告)日：2017-08-22
申请号：KR1020160016571
申请日：2016-02-12
申请人： 에스케이하이닉스 주식회사
发明人： 정회삼
IPC分类号： G11C16/30 , G11C5/14 , H02M3/07
CPC分类号： G11C5/145 , G05F1/30 , G11C5/14 , G11C5/147 , G11C7/10 , G11C8/08 , G11C16/12 , G11C16/30 , H01L27/092 , H01L29/78609 , H02M3/156 , H03K19/0016
摘要： 불휘발성메모리셀의전압공급장치는, 제1 공급전압을분할하여복수개의분할된공급전압들을출력하는바이어스발생부와, 분할된공급전압들을입력받아복수개의제어신호들을발생시키는제어신호발생부와, 그리고제어신호들을입력받아불휘발성메모리셀로그라운드전압, 제1 공급전압, 및제1 공급전압과다른크기의제2 공급전압을공급하는셀 스위칭부를포함한다. 바이어스발생부, 제어신호발생부, 및셀 스위칭부를구성하는모스트랜지스터들은 7V 내지 15V의내압을갖는중전압용모스트랜지스터이다.
摘要翻译：火电压供应到易失性存储器单元包括：第一分割由偏置产生的电源电压并输出多个分割电源电压部的，以及控制信号发生器接收分割供给电压，以产生多个控制信号部分和的以及单元切换单元，其接收控制信号并将具有与接地电压，第一电源电压和第一电源电压不同的第二电源电压提供给非易失性存储单元。构成偏置发生器，控制信号发生器和单元切换单元的MOS晶体管是用于具有7V至15V的内部电压的中等电压的MOS晶体管。

16. 发明授权

KR101769211B1 FINFET 디바이스를 위한 방법 및 구조체 有权
标题翻译： FINFET器件的方法和结构
公开(公告)号：KR101769211B1
公开(公告)日：2017-08-17
申请号：KR1020150162350
申请日：2015-11-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿼쳉 , 륭잉큥
IPC分类号： H01L29/78 , H01L29/66 , H01L29/423
CPC分类号： H01L21/823807 , H01L21/02123 , H01L21/02236 , H01L21/02255 , H01L21/823821 , H01L21/823878 , H01L21/845 , H01L27/092 , H01L27/1207 , H01L2029/7858
摘要： 본개시내용은, 기판위에제1 핀구조체및 제2 핀구조체를형성하는단계를포함하는방법을제공하며, 제1 및제2 핀구조체사이에위치설정된제1 트렌치를갖는다. 또한, 방법은, 제1 트렌치내에제1 유전체층을형성하는단계와, 제1 핀구조체의일부를노출시키도록제1 유전체층을리세싱하는단계와, 제1 핀구조체의노출된부분과, 제1 트렌치내의리세싱된제1 유전체층위에제1 캐핑층을형성하는단계와, 제1 캐핑층이제1 핀구조체의노출된부분을덮는상태로, 제1 트렌치내의상기제1 캐핑층위에제2 유전체층을형성하는단계와, 제1 핀구조체로부터제1 캐핑층을제거하는단계를포함한다.
摘要翻译：本公开提供了一种方法，该方法包括：在衬底上形成第一鳍状结构和第二鳍状结构，并且具有位于第一和第二针状结构之间的第一沟槽。该方法还包括在第一沟槽中形成第一介电层，使第一介电层凹陷以暴露第一鳍结构的一部分，暴露第一pin结构的暴露部分，在沟槽中的凹陷的第一介电层之上形成第一覆盖层;以及在第一沟槽中的第一覆盖层之上形成第二覆盖层，其中第一覆盖层现在覆盖单晶硅的暴露部分，并且从第一鳍结构去除第一覆盖层。

17. 发明公开

KR1020170086172A 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 审中-实审
标题翻译：形成半导体器件图形的方法
公开(公告)号：KR1020170086172A
公开(公告)日：2017-07-26
申请号：KR1020160005533
申请日：2016-01-15
申请人： 삼성전자주식회사
发明人： 박세정 , 김주현 , 김호영 , 윤보언 , 권태용 , 김상균 , 박상현
IPC分类号： H01L21/304 , H01L29/78 , H01L21/306 , H01L21/461 , H01L29/772 , C09G1/02 , C09K3/14
CPC分类号： H01L21/823807 , H01L21/30625 , H01L21/31053 , H01L21/823814 , H01L21/823828 , H01L21/823878 , H01L27/092
摘要： 본발명은반도체소자의패턴형성방법및 이를이용한반도체소자의제조방법에관한것으로, 기판상에하부버퍼층, 제1 채널반도체층및 캡핑절연막을순차적으로형성하는것, 상기캡핑절연막및 상기제1 채널반도체층을관통하여상기하부버퍼층을노출하는개구부를형성하는것, 상기개구부를채우며상기캡핑절연막의상면위로돌출되는제2 채널반도체층을형성하는것, 제1 CMP 공정을수행하여상기캡핑절연막의상기상면위로돌출된상기제2 채널반도체층의제1 부분의적어도일부를제거하는것, 상기캡핑절연막을제거하여상기제1 채널반도체층의상면을노출하는것 및제2 CMP 공정을수행하여상기제1 채널반도체층의상면위로돌출된상기제2 채널반도체층의제2 부분의적어도일부를제거하는것을포함하는반도체소자의패턴형성방법이제공된다.
摘要翻译：本发明涉及在半导体装置中形成的图案的方法和涉及一种方法，用于使用相同的制造半导体器件，在衬底上的下部缓冲层，第一沟道半导体层和haneungeot形成覆盖在序列中，帽盖绝缘膜和所述第一沟道半导体绝缘膜通过该层haneungeot形成暴露下缓冲层的开口，haneungeot形成第二沟道半导体层填充开口通过执行CMP工艺，帽盖绝缘层的顶部的上表面突出在所述覆盖绝缘层的上表面上，第一去除覆盖绝缘层以暴露第一沟道半导体层的上表面，并且执行第二CMP工艺以暴露第一沟道半导体层，并且去除从上表面突出的第二沟道半导体层的第二部分的至少一部分。

18. 发明授权

KR101757521B1 반도체 구조물 및 그 제조 방법 有权
标题翻译：半导体结构及其制造方法
公开(公告)号：KR101757521B1
公开(公告)日：2017-07-26
申请号：KR1020140195702
申请日：2014-12-31
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸후앙-쿠이
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L27/0922 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823842 , H01L21/823864 , H01L27/092 , H01L27/0924 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/7843
摘要： 본원은반도체구조로서, 제1 표면및 제2 표면을포함하는반도체층과, 제1 표면및 제2 표면위에제1 금속게이트와제2 금속게이트를각각형성하는층간유전체(ILD)를포함하는반도체구조를제공한다. 제1 금속게이트와제2 금속게이트는각각제1 SAC 하드마스크와제2 SAC 하드마스크를포함하고, 제1 SAC 하드마스크와제2 SAC 하드마스크는각각제1 금속게이트와제2 금속게이트아래의채널영역에서반대의응력을갖게한다. 본원은반도체구조제조방법을제공한다. 이방법은금속게이트리세스형성단계, 금속게이트리세스에금속게이트와 SAC 하드마스크를각각형성하는단계를포함한다.
摘要翻译：本申请是一半导体，其包括层间电介质（ILD）形成所述的半导体结构，所述第一表面和所述半导体层的第二表面，第一表面和第二第一金属栅极与一第二金属栅极的表面上包括相应的它提供了一个结构。第一金属栅极和一第二金属栅极低于每个第一SAC硬掩模和第二SAC和硬掩模，所述第一SAC硬掩模和第二SAC硬掩模，所述第一金属栅极和第二金属栅极的在通道区域产生相反的应力。本发明提供了一种制造半导体结构的方法。该方法包括形成金属栅极凹部，分别在金属栅极凹部中形成金属栅极和SAC硬掩模。

19. 发明公开

KR1020170082179A 전계 효과 트랜지스터를 포함하는 반도체 소자 审中-实审
标题翻译：一种包括场效应晶体管的半导体器件
公开(公告)号：KR1020170082179A
公开(公告)日：2017-07-14
申请号：KR1020160001001
申请日：2016-01-05
申请人： 삼성전자주식회사
发明人： 이재규
IPC分类号： H01L29/772 , H01L29/78 , H01L29/423 , H01L29/66
CPC分类号： H01L29/0649 , H01L21/28123 , H01L21/82345 , H01L27/088 , H01L27/0883 , H01L27/092 , H01L29/42364 , H01L29/66575
摘要： 반도체소자는, 기판상에제공되어활성영역을정의하는소자분리막, 상기활성영역상에제공되고상기기판의상면에평행한제1 방향으로연장되는제1 게이트전극, 상기소자분리막상에제공되고상기제1 게이트전극으로부터상기제1 방향으로이격되는제2 게이트전극, 상기제1 게이트전극및 상기제2 게이트전극사이의게이트스페이서, 및상기제1 게이트전극의양 측의상기활성영역내에제공되는소스/드레인영역들을포함한다. 상기소스/드레인영역들은상기기판의상면에평행하고상기제1 방향에교차하는제2 방향으로서로이격된다. 상기제1 게이트전극은평면적관점에서, 상기활성영역과상기소자분리막의경계와중첩하지않는다.
摘要翻译： 1.一种半导体器件，包括：器件隔离膜，设置在衬底上并且限定有源区;第一栅电极，设置在所述有源区上并沿平行于所述衬底的上表面的第一方向延伸; 在第一方向上与第一栅电极隔开的第二栅电极，在第一栅电极和第二栅电极之间的栅极间隔物以及在第一栅电极的任一侧上的有源区中提供的源极， /排水区域。源极/漏极区域平行于衬底的上表面并且在与第一方向交叉的第二方向上彼此间隔开。在平面图中，第一栅电极不与有源区和器件隔离膜之间的边界重叠。

20. 发明授权

KR101729870B1 CMOS 아키텍처들에 대한 터널링 전계 효과 트랜지스터들(TFET들) 및 N형 및 P형 TFET들을 제조하기 위한 접근법들 有权
公开(公告)号：KR101729870B1
公开(公告)日：2017-04-24
申请号：KR1020157009450
申请日：2013-06-12
申请人： 인텔 코포레이션
发明人： 코틀리아,로자 , 씨,스티븐엠. , 듀이,길버트 , 추-쿵,벤자민 , 아브시,위가르이. , 리오스,라파엘 , 차우드리,아누라그 , 린톤,쥬니어,토마스디. , 영,이안에이. , 쿤,켈린제이.
IPC分类号： H01L29/73 , H01L29/78
CPC分类号： H01L29/66977 , H01L27/092 , H01L29/045 , H01L29/0676 , H01L29/068 , H01L29/1054 , H01L29/16 , H01L29/161 , H01L29/165 , H01L29/20 , H01L29/24 , H01L29/267 , H01L29/42392 , H01L29/7391 , H01L29/7842 , H01L29/785 , H01L29/78603 , H01L29/78642 , H01L29/78684 , H01L29/78696
摘要： CMOS 아키텍처들에대한 TFET들과 N형및 P형 TFET들을제조하기위한접근법들이기술된다. 예를들어, TFET는기판위에배치되는동종접합활성영역을포함한다. 동종접합활성영역은그 안에도핑되지않은채널영역을갖는릴랙스된 Ge 또는 GeSn 보디를포함한다. 동종접합활성영역은또한, 채널영역의양쪽측상에, 릴랙스된 Ge 또는 GeSn 보디에배치되는도핑된소스및 드레인영역들을포함한다. TFET는또한, 소스와드레인영역들사이에, 채널영역상에배치되는게이트적층을포함한다. 게이트적층은게이트유전체부분및 게이트전극부분을포함한다.

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