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11. 发明公开

KR1020130033215A 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 审中-实审
标题翻译：隔离结构，包含隔离结构的半导体器件及其隔离结构的制作方法
公开(公告)号：KR1020130033215A
公开(公告)日：2013-04-03
申请号：KR1020110097161
申请日：2011-09-26
申请人： 매그나칩 반도체 유한회사
发明人： 최형석 , 이다순 , 정현태 , 박응열
IPC分类号： H01L21/76
CPC分类号： H01L29/0649 , H01L21/761 , H01L21/76224
摘要： PURPOSE: An element isolation structure, a semiconductor device including the same, and a method for manufacturing the element isolation structure are provided to reduce a leakage current and prevent a physical defect and a void by suppressing electrical damage to the element isolation structure. CONSTITUTION: A trench is formed on a substrate(100). A first oxide layer(141) is formed on the inner wall and the bottom of the trench. A nitride layer is formed on the first oxide layer. A second oxide layer(142) is formed on the nitride layer. Filing materials(150) are formed on the oxide layer and fill a part of the trench. A fourth oxide layer(160) fills the upper side of the filling materials on the trench to be higher than the upper side of the trench.
摘要翻译：目的：提供元件隔离结构，包括该元件隔离结构的半导体器件和元件隔离结构的制造方法，以通过抑制对元件隔离结构的电气损坏来减少漏电流并防止物理缺陷和空隙。构成：在衬底（100）上形成沟槽。第一氧化物层（141）形成在沟槽的内壁和底部上。在第一氧化物层上形成氮化物层。在氮化物层上形成第二氧化物层（142）。归档材料（150）形成在氧化物层上并填充沟槽的一部分。第四氧化物层（160）填充沟槽上的填充材料的上侧以高于沟槽的上侧。

12. 发明授权

KR101218459B1 다이오드 영역과 ＩＧＢＴ 영역을 갖는 반도체 기판을 구비하는 반도체 장치 有权
标题翻译：具有二极管区域和IGBT区域的半导体衬底的半导体器件
公开(公告)号：KR101218459B1
公开(公告)日：2013-01-22
申请号：KR1020127020205
申请日：2010-04-02
申请人： 도요타 지도샤(주)
发明人： 이와사키신야 , 소에노아키타카
IPC分类号： H01L27/04 , H01L21/76 , H01L21/265
CPC分类号： H01L21/761 , H01L27/0761 , H01L29/0834 , H01L29/32 , H01L29/7397 , H01L29/861
摘要： 다이오드 영역과 IGBT 영역이 동일 반도체 기판에 형성되어 있는 반도체 장치로서, 반도체 기판의 이면측에서는, 다이오드 영역의 제 2 도전형의 캐소드 영역과, IGBT 영역의 제 1 도전형의 컬렉터 영역 사이에, 저농도 영역이 형성되어 있다. 저농도 영역은, 제 1 도전형으로서, 컬렉터 영역보다 제 1 도전형의 불순물 농도가 낮은 제 1 저농도 영역과, 제 2 도전형으로서, 캐소드 영역보다 제 2 도전형의 불순물 농도가 낮은 제 2 저농도 영역 중 적어도 어느 일방을 갖는다.

13. 发明公开

KR1020130006714A 고전압 바이폴라-ＣＭＯＳ-ＤＭＯＳ 집적회로 디바이스와 이를 형성하는 모듈러 방법 无效
标题翻译：高压双极-CMOS-DMOS集成电路器件和用于形成它们的模块化方法
公开(公告)号：KR1020130006714A
公开(公告)日：2013-01-17
申请号：KR1020127033558
申请日：2007-05-30
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 디즈니도날드레이 , 첸준-웨이 , 찬와이티엔 , 류형식
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0847 , H01L21/761 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L21/8249 , H01L27/0623 , H01L27/088 , H01L27/098 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/1087 , H01L29/402 , H01L29/42368 , H01L29/456 , H01L29/4933 , H01L29/66106 , H01L29/66659 , H01L29/66704 , H01L29/66901 , H01L29/7825 , H01L29/7835 , H01L29/808 , H01L29/866 , H01L2924/0002 , H01L2924/00
摘要： 에피택셜층을 포함하지 않는 기판에 다양한 반도체 디바이스를 제조하기 위해 아주 저온의 프로세스가 사용된다. 상기 디바이스는 비-절연 수평 D-MOS. 비-절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연 수평 DMOS, JFET 및 공핍-모드 디바이스, 및 PN 다이오드 클램프 및 정류기와 접합 종단을 포함한다. 상기 프로세스는 고온 프로세스의 필요를 제거하고 "주입된대로(as-implanted)" 불순물 프로파일을 을 사용하기 때문에, 상기 나머지 요소들을 생성하기 위해 사용된 프로세스를 변경할 필요없이 IC에 디바이스를 부가하거나 생략하는 것을 허용하는 모듈러 아키텍처를 구성한다.

14. 发明公开

KR1020130006543A 고전압 바이폴라-ＣＭＯＳ-ＤＭＯＳ 집적회로 디바이스와 이를 형성하는 모듈러 방법 有权
公开(公告)号：KR1020130006543A
公开(公告)日：2013-01-16
申请号：KR1020127033559
申请日：2007-05-30
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 디즈니도날드레이 , 첸준-웨이 , 찬와이티엔 , 류형식
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0847 , H01L21/761 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L21/8249 , H01L27/0623 , H01L27/088 , H01L27/098 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/1087 , H01L29/402 , H01L29/42368 , H01L29/456 , H01L29/4933 , H01L29/66106 , H01L29/66659 , H01L29/66704 , H01L29/66901 , H01L29/7825 , H01L29/7835 , H01L29/808 , H01L29/866 , H01L2924/0002 , H01L2924/00
摘要： 에피택셜층을 포함하지 않는 기판에 다양한 반도체 디바이스를 제조하기 위해 아주 저온의 프로세스가 사용된다. 상기 디바이스는 비-절연 수평 D-MOS. 비-절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연 수평 DMOS, JFET 및 공핍-모드 디바이스, 및 PN 다이오드 클램프 및 정류기와 접합 종단을 포함한다. 상기 프로세스는 고온 프로세스의 필요를 제거하고 "주입된대로(as-implanted)" 불순물 프로파일을 을 사용하기 때문에, 상기 나머지 요소들을 생성하기 위해 사용된 프로세스를 변경할 필요없이 IC에 디바이스를 부가하거나 생략하는 것을 허용하는 모듈러 아키텍처를 구성한다.

15. 发明公开

KR1020120099910A 그래핀의 ｎ-도핑 방법 有权
标题翻译：石墨的N-DOPING方法
公开(公告)号：KR1020120099910A
公开(公告)日：2012-09-12
申请号：KR1020110018425
申请日：2011-03-02
申请人： 그래핀스퀘어 주식회사
发明人： 홍병희 , 김은선
IPC分类号： C01B31/02 , C23C16/26 , H01L29/861
CPC分类号： H01L21/041 , B82Y30/00 , B82Y40/00 , C01B32/194 , H01L21/02527 , H01L21/0262 , H01L21/22 , H01L21/761 , H01L29/1606
摘要： PURPOSE: A method for n-doping graphene is provided to easily dope large sized graphene by using an amine compound or a material with reducibility as n-type dopant. CONSTITUTION: A method for n-doping graphene includes the following: graphene(20) is grown on a substrate(10) by reacting reaction gas containing carbon sources and heat on the substrate; the graphene is n-doped based on n-type dopant containing doping liquid(30) or n-type dopant containing vapor; and the n-type doping liquid is dropped on the graphene to form a liquid doped layer on the graphene. [Reference numerals] (AA) Doping
摘要翻译：目的：提供一种用于n掺杂石墨烯的方法，通过使用胺化合物或具有还原性的材料作为n型掺杂剂来容易地涂覆大尺寸的石墨烯。构成：n掺杂石墨烯的方法包括以下：通过使含有碳源的反应气体和热量在基材上反应，在基板（10）上生长石墨烯（20）基于含有掺杂液体（30）或含有蒸气的n型掺杂剂的n型掺杂剂，所述石墨烯是n掺杂的; 并且n型掺杂液滴在石墨烯上以在石墨烯上形成液体掺杂层。（标号）（AA）掺杂

16. 发明公开

KR1020090102991A 상변화 메모리 장치의 ＰＮ 다이오드 제조방법 无效
标题翻译：制造相变随机存取存储器件的PN二极管的方法
公开(公告)号：KR1020090102991A
公开(公告)日：2009-10-01
申请号：KR1020080028299
申请日：2008-03-27
申请人： 에스케이하이닉스 주식회사
发明人： 이상호
IPC分类号： H01L29/80 , H01L29/861 , H01L21/761 , H01L27/115
CPC分类号： H01L27/2409 , H01L21/761 , H01L29/80 , H01L29/861
摘要： PURPOSE: A method of manufacturing pn diode of phase-change random access memory device is provided to solve reduction of break down voltage of diode. CONSTITUTION: The semiconductor substrate(40) is provided. The interlayer insulating film(41) having the contact hole is formed to exposes the semiconductor substrate. The first conductivity type epitaxial film(43) is over-grown to fill the contact hole. The first conductivity type epitaxial film is etched by etching solution to leave the first conductivity type epitaxial film exists in the contact hole. The second conductive impurity region is formed in the first conductivity type epitaxial film within the contact hole. The etching solution includes nitrate and HF component.
摘要翻译：目的：提供一种制造相变随机存取存储器件的pn二极管的方法，以解决二极管的击穿电压的降低。构成：提供半导体衬底（40）。形成具有接触孔的层间绝缘膜（41），使半导体基板露出。第一导电型外延膜（43）过度生长以填充接触孔。通过蚀刻溶液蚀刻第一导电型外延膜，留下第一导电型外延膜存在于接触孔中。第二导电杂质区域形成在接触孔内的第一导电型外延膜中。蚀刻溶液包括硝酸盐和HF组分。

17. 发明授权

KR100909346B1 반도체 장치에서의 고주파 신호 절연 有权
标题翻译：在这个位置上的旅馆
公开(公告)号：KR100909346B1
公开(公告)日：2009-07-24
申请号：KR1020047006727
申请日：2002-10-10
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 듀양 , 배너지수맨쿠마르 , 토마레이너 , 듀벨릿알레인
IPC分类号： H01L21/265
CPC分类号： H01L21/761 , H01L21/823878
摘要： A semiconductor device (20) includes an isolated p-well (22) formed in a substrate (21) by a buried n-well (25) and an n-well ring (24). The n-well ring (24) extends from a surface of the semiconductor device (20) to the buried n-well (25). The isolated p-well (22) includes a plurality of n-well plugs (27) extending from the surface of the semiconductor device (20) into the isolated p-well (22) and contacting the buried n-well (25). The plurality of n-well plugs (27) reduces an n-well resistance to provide better noise isolation for high frequency signals.
摘要翻译：半导体器件（20）包括通过掩埋n阱（25）和n阱环（24）形成在衬底（21）中的隔离p阱（22）。 n阱环（24）从半导体器件（20）的表面延伸到掩埋n阱（25）。隔离的p阱（22）包括从半导体器件（20）的表面延伸到隔离的p阱（22）并接触埋入的n阱（25）的多个n阱插塞（27）。多个n阱插塞（27）减小了n阱电阻，从而为高频信号提供更好的噪声隔离。

18. 发明公开

KR1020090043939A 반도체 메모리 장치 및 그의 형성 방법 无效
标题翻译：一种半导体存储器件及其形成方法
公开(公告)号：KR1020090043939A
公开(公告)日：2009-05-07
申请号：KR1020070109767
申请日：2007-10-30
申请人： 에스케이하이닉스 주식회사
发明人： 이가영 , 김정환
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/0207 , H01L21/761 , H01L29/0646
摘要： 본 발명은 바이어스 픽업 구조를 갖는 반도체 메모리 장치를 개시하며, 개시된 반도체 메모리 장치는 일면에 제 1 요철 영역이 형성되며, 상기 제 1 요철 영역에 자신의 웰에 제 1 바이어스 전압을 인가하기 위한 제 1 픽업 영역이 형성되는 P웰 및 상기 P웰의 제 1 요철 영역과 대응하여 맞물리는 제 2 요철 영역이 형성되며, 상기 제 2 요철 영역에 자신의 웰에 제 2 바이어스 전압을 인가하기 위한 제 2 픽업 영역이 형성되는 N웰을 포함함을 특징으로 한다.

19. 发明授权

KR100867572B1 고전압 섬 영역 내에 바이폴라 트랜지스터가 내장된고전압 집적 회로 失效
标题翻译：高压集成电路包括高压岛区内的双极晶体管
公开(公告)号：KR100867572B1
公开(公告)日：2008-11-10
申请号：KR1020020012735
申请日：2002-03-09
申请人： 페어차일드코리아반도체 주식회사
发明人： 김종집 , 전창기 , 김성룡 , 최영석 , 김민환
IPC分类号： H01L29/73
CPC分类号： H01L21/761 , H01L27/0623 , H01L29/7322
摘要： 본 발명의 고전압 집적 회로는, 저전압 영역 및 고전압 영역이 접합 터미네이션에 의해 분리되는 구조를 가지며, 특히 고전압 영역 내에는 저농도의 아이솔레이션 영역에 의해 둘러싸인 바이폴라 트랜지스터가 배치된다. 저농도의 아이솔레이션 영역을 소자간 아이솔레이션 영역으로 사용하므로 브레이크다운 전압의 감소 없이 액티브 영역의 크기를 증대시킬 수 있으며, 이에 따라 고전압 영역 내에 바이폴라 트랜지스터를 형성할 수 있어서, 기존의 CMOS 공정 대신 BiCMOS 공정을 적용시킬 수 있다.

20. 发明授权

KR100853802B1 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100853802B1
公开(公告)日：2008-08-25
申请号：KR1020070089416
申请日：2007-09-04
申请人： 주식회사 디비하이텍
发明人： 방성만
IPC分类号： H01L29/87 , H01L21/8238
CPC分类号： H01L27/0629 , H01L21/761
摘要： A semiconductor device is provided to avoid an operation of a parasitic PN junction diode by forming a parasitic PN junction diode in a reverse direction of the parasitic PN junction diode. First and second CMOS switching devices are formed on a silicon substrate(21). A Schottky diode is formed together with the first and second CMOS switching devices. A Schottky diode isolation layer surrounds a region for forming the Schottky diode, isolating the Schottky diode from the silicon substrate. The Schottky diode isolation layer can include an impurity isolation region(26) surrounding the lateral surface of the Schottky diode formation region and an impurity diffusion region(23,28) surrounding the lower surface of the Schottky diode formation region.
摘要翻译：提供半导体器件以通过在寄生PN结二极管的反方向上形成寄生PN结二极管来避免寄生PN结二极管的操作。第一和第二CMOS开关器件形成在硅衬底（21）上。肖特基二极管与第一和第二CMOS开关器件一起形成。肖特基二极管隔离层围绕用于形成肖特基二极管的区域，将肖特基二极管与硅衬底隔离。肖特基二极管隔离层可以包括围绕肖特基二极管形成区域的侧表面的杂质隔离区域（26）和围绕肖特基二极管形成区域的下表面的杂质扩散区域（23,28）。

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