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11. 发明授权

KR101859361B1 반도체 장치 有权
公开(公告)号：KR101859361B1
公开(公告)日：2018-05-21
申请号：KR1020137003401
申请日：2011-06-20
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 마츠자키다카노리 , 이노우에히로키 , 나가츠카슈헤이
IPC分类号： H01L27/108 , H01L21/8242 , H01L27/115 , H01L21/8247
CPC分类号： H01L27/1156 , G11C11/404 , G11C16/0441 , H01L27/1207
摘要： 메모리셀 어레이에포함된복수의메모리셀들은복수의행들마다복수의블록들로분할된다. 공통비트선이상기블록들의선택트랜지스터들을통해상기분할비트선들로전기적으로접속된다. 상기메모리셀들중 하나는제 1 트랜지스터, 제 2 트랜지스터, 및용량소자를포함한다. 상기제 1 트랜지스터는제 1 채널형성영역을포함한다. 상기제 2 트랜지스터는제 2 채널형성영역을포함한다. 상기제 1 채널형성영역은상기제 2 채널형성영역의반도체재료와다른반도체재료를포함한다.

12. 发明公开

KR1020160145587A 불휘발성 반도체 기억 장치 审中-实审
标题翻译：非易失性半导体存储器件
公开(公告)号：KR1020160145587A
公开(公告)日：2016-12-20
申请号：KR1020167028723
申请日：2015-04-20
申请人： 플로디아 코포레이션
发明人： 시나가와유따까 , 가사이히데오 , 가와시마야스히꼬 , 사꾸라이료따로 , 다니구찌야스히로
IPC分类号： H01L27/115 , G11C16/04
CPC分类号： G11C14/0063 , G11C16/0441 , G11C16/0483 , G11C16/10 , G11C16/14 , G11C16/26 , H01L27/11524 , H01L27/11558 , H01L29/42328 , G11C16/04
摘要： 메모리유닛(1a)에서는, 제1 딥웰(DW1) 및제2 딥웰(DW2)이서로구속되지않고, 제1 딥웰(DW1) 및제2 딥웰(DW2)에대하여제1 웰(W1)의용량트랜지스터(3a, 3b)나, 제2 웰(W2)의기입트랜지스터(4a, 4b)의동작에필요한전압을, 제1 딥웰(DW1) 및제2 딥웰(DW2)에각각개별로인가할수 있다. 이에의해, 메모리유닛(1a)에서는, 제1 딥웰(DW1)과제1 웰(W1)과의전압차나, 제2 딥웰(DW2)과제2 웰(W2)과의전압차를, 터널효과가발생하는전압차(18[V])보다도작게할 수있으므로, 그만큼, 제1 딥웰(DW1) 및제1 웰(W1) 사이의접합전압이나, 제2 딥웰(DW2) 및제2 웰(W2) 사이의접합전압을작게할 수있어, 회로구조가미세화되어있는접합내압이낮은회로소자에도혼재시킬수 있는불휘발성반도체기억장치를제안한다.
摘要翻译：在存储器单元中，第一阱中的容量晶体管和第二阱中的写入晶体管的操作所需的电压分别施加到第一深阱和第二深阱，而不在第一深阱和第二阱上的电压深深受到对方的限制。因此，在存储单元中，使第一深阱与第一阱之间的电压差和第二深阱与第二阱之间的电压差中的每一个都小于电压差（18 [V]），在该差值发生隧道效应，因此第一深井和第一井之间的结电压以及第二深井和第二井之间的结电压较低。

13. 发明授权

KR101588069B1 비휘발성 메모리 셀 회로 및 비휘발성 메모리 셀을 포함하는 전자 디바이스 및 그 전자 디바이스를 형성하는 프로세스 有权
标题翻译：包括非易失性存储单元的电子设备和电子设备的形成过程
公开(公告)号：KR101588069B1
公开(公告)日：2016-01-22
申请号：KR1020107029038
申请日：2009-03-27
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 첸,웨이즈 , 패리스,패트리스,엠.
IPC分类号： G11C16/04 , G11C16/10
CPC分类号： G11C16/0441 , G11C16/10 , H01L27/11519 , H01L27/11521
摘要： 비휘발성메모리셀 회로(10, 20, 30, 40, 50, 60, 70, 80, 90, 100)는전하변경단자(102, 202, 302, 402, 502, 602, 702, 802, 902, 1002) 및출력단자(108, 208, 308, 408, 508, 608, 708, 808, 908, 1008)을포함할수 있다. 상기회로는또한전기적으로플로팅하는게이트전극및 전류전달전극을포함하는활성영역을갖는제1 트랜지스터(11, 21, 31, 41, 51, 61, 71, 81, 91, 1021)를포함할수 있으며, 상기전류전달전극은상기출력단자에결합된다. 상기회로는제1 전극및 제2 전극을갖는제2 트랜지스터(12, 22, 32, 42, 52, 62, 72, 82, 92, 1002)를더 포함할수 있으며, 상기제1 전극은상기제1 트랜지스터의상기게이트전극에결합되며, 상기제2 전극은상기전하변경단자에결합된다. 상기메모리셀의상태를변경할때, 상기제2 트랜지스터는활성화될수 있으며상기제1 트랜지스터의게이트전극과상기제1 트랜지스터의활성영역사이에는상당량의전하캐리어가전달되지않는다. 다른실시예들은전자디바이스그자체와상기전자디바이스를형성하는프로세스를포함할수 있다.

14. 发明公开

KR1020150128820A 반도체 장치의 구동 방법 및 반도체 장치 审中-实审
标题翻译：用于驱动半导体器件和半导体器件的方法
公开(公告)号：KR1020150128820A
公开(公告)日：2015-11-18
申请号：KR1020157027566
申请日：2014-03-04
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 나가츠카슈헤이 , 이노우에히로키 , 이시즈타카히코 , 마츠자키타카노리 , 시오노이리유타카 , 카토키요시
IPC分类号： G11C16/24 , G11C11/56 , G11C16/08 , H01L27/115 , H01L27/12 , H01L29/786
CPC分类号： G11C16/24 , G11C11/5642 , G11C16/04 , G11C16/0408 , G11C16/0441 , G11C16/045 , G11C16/08 , H01L27/1156 , H01L27/1225 , H01L29/7869 , H01L29/78696
摘要： 본발명은멀티레벨데이터의레벨수에따라멀티레벨데이터를판독하기위한신호를전환하지않고실리콘을사용한트랜지스터및 산화물반도체를사용한트랜지스터를갖는메모리셀로부터멀티레벨데이터를판독한다. 비트라인의전위는프리차지되고, 데이터를기록하기위한트랜지스터를통하여비트라인의전하는방전되고, 방전에의하여변화되는비트라인의전위는멀티레벨데이터로서판독된다. 이와같은구조에의하여, 트랜지스터의게이트에유지된데이터에상당하는전위는데이터를판독하기위한신호를한번만전환함으로써판독될수 있다.

15. 发明公开

KR1020150070332A 불휘발성 반도체 기억 장치 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：KR1020150070332A
公开(公告)日：2015-06-24
申请号：KR1020157012738
申请日：2013-09-27
申请人： 플로디아 코포레이션
发明人： 다니구찌,야스히로 , 가사이,히데오 , 시나가와,유따까 , 오꾸야마,고스께
IPC分类号： G11C16/04 , H01L27/115 , H01L29/788
CPC分类号： G11C14/0063 , G11C7/18 , G11C8/16 , G11C16/04 , G11C16/0441 , G11C16/08 , G11C16/12 , G11C16/14 , G11C16/24 , G11C16/26 , H01L27/11519 , H01L27/11558 , H01L29/7881
摘要： 본발명은비트선개수를증가시키는일 없이, 리드트랜지스터의오작동을확실하게방지할수 있는불휘발성반도체기억장치를제안하는것이다. 불휘발성반도체기억장치(1)에서는, 스위치트랜지스터(SWa, SWb)의전환에의해, 제1 셀(2a)의프로그램트랜지스터(5a)에접속되어데이터기입용이되는제2 비트선(BLN1)이, 다른쪽의제2 셀(2b)에서판독용의비트선을겸하면서, 데이터의기입시 및소거시에전하이동경로가되는프로그램트랜지스터(5a, 5b) 및소거트랜지스터(3a, 3b)를설치함으로써, 비트선개수를증가시키는일 없이, 데이터기입이나소거에이용됨으로써발생해버리는리드트랜지스터(4a, 4b)의오작동을확실하게방지할수 있다.
摘要翻译：本发明提出了一种非易失性半导体存储器件，其能够可靠地防止读取晶体管的故障而不增加位线的数量。在非易失性半导体存储器件1中，连接到第一单元2a的编程晶体管5a并且通过开关晶体管SWa和SWb的切换有助于数据写入的第二位线BLN1，并且，在写入和擦除数据时充当电荷传输路径的编程晶体管5a和5b以及擦除晶体管3a和3b作为用于在另一侧的第二单元2b中读取的位线，可以可靠地防止由于用于数据写入或擦除而引起的读取晶体管4a和4b的故障而不增加位线的数量。

16. 发明公开

KR1020150008393A 멀티-레벨 셀 메모리로부터의 데이터 판독 审中-实审
标题翻译：从多级单元读取数据
公开(公告)号：KR1020150008393A
公开(公告)日：2015-01-22
申请号：KR1020147031310
申请日：2013-04-30
申请人： 샌디스크 테크놀로지스 엘엘씨
发明人： 샤론에란 , 알로드이단
IPC分类号： G11C16/34 , G11C16/04 , G11C16/26 , G11C11/56 , G06F11/10
CPC分类号： G06F11/1072 , G11C11/5642 , G11C11/5671 , G11C16/3409 , G11C16/0441 , G11C16/26
摘要： 멀티-레벨 셀(MLC) 메모리(104)를 갖는 데이터 저장 디바이스(102)에서 수행되는 방법(600)으로서, 상기 방법은 제 1 논리 페이지(152)의 제 1 하드 비트(122)를 결정하는 단계를 포함하고, 상기 제 1 하드 비트는 상기 MLC 메모리의 특정 셀(142)에 대응한다. 제 2 논리 페이지(154)의 제 2 하드 비트(124)가 감지된다(604). 상기 제 2 하드 비트는 상기 특정 셀(142)에 대응한다. 상기 제 1 하드 비트가 제 2 논리 페이지의 소프트 비트로서 이용되어, 제 2 논리 페이지(154)에 대한 디코딩 동작 동안 신뢰성 정보(120)를 제공한다(606).

17. 发明公开

KR1020120068492A 반도체 메모리 소자 및 그 제조방법 有权
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR1020120068492A
公开(公告)日：2012-06-27
申请号：KR1020100130133
申请日：2010-12-17
申请人： 주식회사 디비하이텍
发明人： 정진효
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11558 , G11C16/0441 , G11C2216/10 , H01L21/823892
摘要： PURPOSE: A semiconductor memory device and a manufacturing method thereof are provided to minimize the size of a semiconductor memory device by producing a semiconductor memory device as a single gate structure in which a selecton NMOS(N-Channel Metal Oxide Semiconductor) transistor and a floating PMOS(P-Channel Metal Oxide Semiconductor) transistor are serially connected. CONSTITUTION: A first conductive well(105) and a second conductive well(110) are formed on a semiconductor substrate. A first gate(145) and a second gate(155) are respectively formed on the first conductive well and the second conductive well. A first ion implantation region of a second conductive type is formed on the first conductive well at one side of the first gate. A second ion implantation region of a second conductive type is formed on the first conductive well at the other side of the first gate. A first ion implantation region of a first conductivity type is formed on the second conductive well at one side of the second gate. A line electrically connects the second ion implantation region of the second conductive type and the first ion implantation region of the first conductivity type.
摘要翻译：目的：提供一种半导体存储器件及其制造方法，以通过将半导体存储器件制造为单栅极结构来最小化半导体存储器件的尺寸，其中选择性NMOS（N沟道金属氧化物半导体）晶体管和浮置晶体管 PMOS（P沟道金属氧化物半导体）晶体管串联连接。构成：在半导体衬底上形成第一导电阱（105）和第二导电阱（110）。第一栅极（145）和第二栅极（155）分别形成在第一导电阱和第二导电阱上。在第一栅极一侧的第一导电孔上形成第二导电类型的第一离子注入区。第二导电类型的第二离子注入区域形成在第一栅极另一侧的第一导电阱上。第一导电类型的第一离子注入区域形成在第二栅极一侧的第二导电阱上。线路将第二导电类型的第二离子注入区域和第一导电类型的第一离子注入区域电连接。

18. 发明公开

KR1020100079151A 비휘발성 메모리, 그리고 그의 구동 방법 无效
标题翻译：非挥发性记忆及其驱动方法
公开(公告)号：KR1020100079151A
公开(公告)日：2010-07-08
申请号：KR1020080137566
申请日：2008-12-30
申请人： 주식회사 디비하이텍
发明人： 정진효
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , G11C16/0441 , G11C2216/10 , H01L27/11519 , H01L27/11558 , H01L29/7885 , H01L27/2436
摘要： PURPOSE: A non-volatile memory and a driving method thereof are provided to improve an endurance property by separating a part for an erase operation and a part for reading. CONSTITUTION: A non-volatile memory comprises a floating gate formed on a first type well and transistors which are formed on a second type well and serially connected to the floating gate(FG). One of the transistors is a first transistor for programming and elimination. Another transistor is a second transistor for reading. The first type is N type. The second type is P-type.
摘要翻译：目的：提供一种非易失性存储器及其驱动方法，通过分离用于擦除操作的部件和用于读取的部件来提高耐久性。构成：非易失性存储器包括形成在第一类型阱上的浮动栅极和形成在第二类型阱上且串联连接到浮动栅极（FG）的晶体管。其中一个晶体管是用于编程和消除的第一个晶体管。另一晶体管是用于读取的第二晶体管。第一种是N型。第二种是P型。

19. 发明授权

KR100827772B1 반도체집적회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR100827772B1
公开(公告)日：2008-05-07
申请号：KR1020010037923
申请日：2001-06-29
申请人： 엘피다 메모리, 아이엔씨.
发明人： 도우노치아키 , 타카하시츠기오 , 후지사와히로키 , 이소다마사노리
IPC分类号： G11C8/00
CPC分类号： G11C29/789 , G11C14/00 , G11C16/0441 , G11C2216/10
摘要： 본 발명은 반도체집적회로에 관한 것으로써, 제 1 구성의 메모리셀을 가지는 제 1 기억부(11)와, 제 2 구성의 메모리셀을 가지는 제 2 기억부(20)를 구비한 반도체집적회로에 있어서, 제어신호가 입력되는 제어단자에 입력되는 신호 (CS,RAS,CAS,WE)와 상기 제 1 기억부 내의 메모리셀을 선택하기 위한 어드레스신호 (A7)가 입력되는 어드레스단자에 입력되는 신호의 적어도 일부의 제 1 조합 (CS,RAS, CAS, WE = "L", A7 = "0")에 맞게 상기 제 1 기억부에 대한 액세스(접근)가 지시되고, 상기 제어단자에 입력되는 신호와 상기 어드레스단자에 입력되는 신호의 적어도 일부와의 제 2 조합(CS,RAS, CAS,WE = "L", A7 = "1")에 맞게 제 2 기억부에 대한 액세스가 지시되도록 구성했다.

20. 发明授权

KR100614057B1 비휘발성 반도체 기억 장치 失效
标题翻译：非易失性半导体存储器件
公开(公告)号：KR100614057B1
公开(公告)日：2006-08-22
申请号：KR1019990044209
申请日：1999-10-13
申请人： 후지쯔 가부시끼가이샤
发明人： 야마시타미노루
IPC分类号： H01L27/115
CPC分类号： G11C16/0441 , G11C14/0063
摘要： 본 발명은 데이터의 기입 및 소거가 가능한 플로팅 게이트형 메모리 셀을 이용한 비휘발성 반도체 기억 장치에 관한 것이다. 본 발명은 플로팅 게이트형 메모리 셀의 컨트롤 게이트 전압을 내림으로써, 회로수의 감소 및 저소비 전력화를 실현시키고 또한 고속 동작이 가능한 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 본 발명은 커런트 미러형 또는 플립플롭형의 드라이브 소자로서, 전기적으로 기입 및 소거가 가능한 2개의 플로팅 게이트형 메모리 셀(21, 22)을 이용하여, 어느 한쪽의 임계치를 전기적인 소거에 의해서 0V 미만으로 설정하고, 다른 쪽의 임계치를 정상 상태로 유지, 또는 전기적인 기입에 의해서 정상 상태 이상으로 설정하여, 이 2개의 플로팅 게이트형 메모리 셀에 흐르는 전류의 차에 의해서 데이터를 기억하는 것을 특징으로 한다.
摘要翻译：本发明涉及一种使用能够写入和擦除数据的浮栅型存储单元的非易失性半导体存储器件。本发明的一个目的是通过降低栅型存储器单元的控制栅极电压，并实现在电路和电力消耗的数目除的减少，以提供浮动，能够高速动作的非易失性半导体存储器件。本发明涉及的类型的电流镜型或触发器的驱动装置，电的方式写入和擦除都使用可用两个浮栅型存储器单元（21,22），小于0V通过在电擦除一个的阈值并且，通过电写入将阈值设定为稳定状态或者设定为稳定状态以上，并且通过流过两个浮置栅极型存储器单元的电流的差来存储数据。

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