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11. 发明授权

KR101191818B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR101191818B1
公开(公告)日：2012-10-16
申请号：KR1020097024631
申请日：2007-07-31
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 우스지마아키히로 , 아리요시준이치 , 에마다이지
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11526 , H01L21/28273 , H01L21/823418 , H01L21/823456 , H01L21/823462 , H01L21/823468 , H01L27/105 , H01L27/11546 , H01L29/7881
摘要： 동일 기판 상에, 메모리 트랜지스터와, 고전압 동작 트랜지스터와, 저전압 동작 트랜지스터를 가지는 반도체 장치에서, 상기 메모리 트랜지스터는, 제 1 게이트 측벽 절연막(10M)과, 당해 제 1 게이트 측벽 절연막의 외측에 위치하는 제 2 게이트 측벽 절연막(20M)을 가지고, 상기 고전압 동작 트랜지스터는, 상기 제 1 게이트 측벽 절연막과 동일한 조성의 제 3 게이트 측벽 절연막(10H)과, 당해 제 3 게이트 측벽 절연막의 외측에 위치하고, 상기 제 2 게이트 측벽 절연막과 동일한 조성의 제 4 게이트 측벽 절연막(20H)을 가지고, 상기 저전압 동작 트랜지스터는, 상기 제 2 및 제 4 게이트 측벽 절연막과 동일한 조성의 제 5 게이트 측벽 절연막(20L)을 가진다. 상기 저전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭은, 상기 고전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭보다, 상기 제 3 게이트 측벽 절연막(10H)의 막 두께만큼 좁다.
기판, 트랜지스터, 반도체 장치, 게이트

12. 发明授权

KR101122179B1 반도체 장치의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR101122179B1
公开(公告)日：2012-03-19
申请号：KR1020080092086
申请日：2008-09-19
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 가와무라가즈오 , 아키야마신이치 , 오쿠보가즈야 , 가타카미아키라 , 이다니나오키 , 와타나베다카시
IPC分类号： H01L21/24 , H01L21/324 , H01L21/336
CPC分类号： H01L21/28097 , H01L21/28518 , H01L21/823835 , H01L29/66378
摘要： 본 발명은 공정 증가를 초래하지 않고, 각 게이트에 대해서 균일하게 충분한 풀?실리사이드화를 실현하는 신뢰성 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판 상에 실리콘 함유층을 형성하는 공정과, 반도체 기판 상 및 실리콘 함유층 상에 금속층을 형성하는 공정과, 반도체 기판 및 실리콘 함유층을 열처리하여 반도체 기판 및 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 공정과, 실리사이드 함유층에 대하여 플래시 어닐링(flash annealing)을 행하는 공정을 포함하고, 금속층은 Ni 또는 Ni합금을 갖고, Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고, Ni합금은 그룹으로부터 선택된 적어도 1종의 상기 원소를 각각 2원자％ 이상 10원자％ 이하의 농도로 함유한다.
분리 홈, 다결정 실리콘막, 익스텐션 영역, 캡 막, 풀?실리사이드 전극
摘要翻译：本发明是提供一种高度可靠的半导体器件和用于实现该均匀足够池？硅化增加而不引起的步骤，在每个栅为目的的制造方法。

13. 发明授权

KR101110802B1 반도체장치의 제조방법 有权
标题翻译：生产半导体器件的工艺
公开(公告)号：KR101110802B1
公开(公告)日：2012-02-24
申请号：KR1020097018776
申请日：2007-03-20
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 나가이고우이치
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/11502 , H01L27/11507 , H01L28/55
摘要： 본 발명에 따른 반도체장치의 제조방법에서는, 강유전체 커패시터를 덮는 제 1 절연막을 형성하고, 상기 제 1 절연막에 상기 강유전체 커패시터의 전극에 도달하는 비교적 지름이 큰 제 1 개구부를 형성한 다음 상기 강유전체 커패시터의 회복 어닐링을 행함으로써, 회복 어닐링의 때의 산소 경로를 확보하고, 제조상의 문제점을 발생시키지 않아 충분한 회복 어닐링을 실행할 수 있다.
반도체장치, 강유전체 커패시터, 회복 어닐링

14. 发明授权

KR101100790B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101100790B1
公开(公告)日：2012-01-02
申请号：KR1020097004725
申请日：2006-09-15
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 혼다도시유키
IPC分类号： H04N5/225 , H01L27/14
CPC分类号： H01L27/14625 , H01L24/97 , H01L27/14618 , H01L31/0203 , H01L2224/32225 , H01L2224/45144 , H01L2224/48227 , H01L2224/48465 , H01L2224/48471 , H01L2224/48479 , H01L2224/49171 , H01L2224/73265 , H01L2224/8592 , H01L2224/97 , H01L2924/00014 , H01L2924/15311 , H01L2924/15788 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2224/4554
摘要： 소형·경량의 반도체 장치를 형성한다.
고체 촬상 소자(2)의 전극 패드 상에 금 범프(5)를 배설(配設)하고, 당해 금 범프(5)에 접착제(9)를 피복 형성하며, 당해 금 범프(5)에 의해 투명 기판(10)을 지지하면서 접착제에 의해 고착(固着)한다. 당해 금 범프(5)에는 배선 기판의 전극·배선 패턴으로부터 금 와이어(8)가 접속된다. 이때, 금 와이어(8)는 금 범프(5)와의 접속부 근방에서, 회로 기판(3)에 대해서 거의 평행해져, 그 접속부 상에 투명 기판(10)을 배설하는 것을 용이하게 하고 있다. 금 범프(5)와 금 와이어(8)의 접속부에 접착제(9)를 배설함으로써, 고체 촬상 소자(2)를 소형·경량화할 수 있고, 그 결과, 더욱 소형·경량의 반도체 장치(1)가 형성된다.
반도체 장치, 고체 촬상 소자, 금 범프, 회로 기판, 와이어 본딩
摘要翻译：由此形成小尺寸且重量轻的半导体器件。

15. 发明授权

KR101095222B1 반도체 기억 장치 및 시스템 有权
标题翻译：半导体存储器件和系统
公开(公告)号：KR101095222B1
公开(公告)日：2011-12-20
申请号：KR1020107000230
申请日：2007-07-11
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 고바야시히로유키
IPC分类号： G11C11/406 , G11C11/401 , G11C11/407 , G11C29/04
CPC分类号： G11C29/24 , G11C11/406 , G11C11/40615 , G11C29/783 , G11C2029/1202
摘要： 반도체 기억 장치는, 실사용되는 워드선 및 용장 워드선을 포함하는 메모리 셀 배열과, 일정 시간 간격으로 배열되는 펄스로 구성되는 리프레시 타이밍 신호를 생성하도록 구성되는 타이밍 신호 생성 회로와, 리프레시 타이밍 신호의 각 펄스에 응답하여 실사용되는 워드선 및 용장 워드선 모두를 1개씩 순차적으로 선택하도록 구성되는 리프레시 대상 선택 회로를 포함하고, 리프레시 대상 선택 회로가 순차적으로 선택한 워드선에 대하여 리프레시 동작을 실행하는 것을 특징으로 한다.

16. 发明授权

KR101095408B1 반도체 장치 有权
公开(公告)号：KR101095408B1
公开(公告)日：2011-12-19
申请号：KR1020107023102
申请日：2005-12-28
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 스가와라히로키 , 나가이고우이치
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L28/57 , H01L21/76801 , H01L21/76829 , H01L21/76838 , H01L27/11507 , H01L27/11509
摘要： A ferroelectric capacitor is formed above a semiconductor substrate ( 1 ), and thereafter, wirings ( 24 a) are formed. A barrier film ( 25 ) covering the wirings ( 24 a) is formed. A silicon oxide film ( 26 ) embedding gaps between the adjacent wirings ( 24 a) is formed. The silicon oxide film ( 26 ) is polished until a surface of the barrier film ( 25 ) is exposed by a CMP method. A barrier film ( 27 ) is formed on the barrier film ( 25 ) and the silicon oxide film ( 26 ). Aluminum oxide films are formed as the barrier films ( 25, 27 ).

17. 发明授权

KR101086789B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101086789B1
公开(公告)日：2011-11-25
申请号：KR1020097018729
申请日：2007-03-20
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 왕웬셩
IPC分类号： H01L27/105 , H01L21/8246
CPC分类号： H01L28/40 , H01L27/11502 , H01L27/11507 , H01L28/55 , H01L28/65
摘要： 기판과, 상기 기판 위에 형성된 강유전체 커패시터로 이루어진 반도체 장치에 있어서, 상기 강유전체 커패시터는 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극으로 이루어지고, 상기 상부 전극은 화학량론 조성이 조성 파라미터 x
1 을 사용하여 화학식 AOx
1 로 표현되고 실제의 조성이 조성 파라미터 x
2 를 사용하여 화학식 AOx
2 로 표현되는 산화물로 이루어진 제 1 층과, 상기 제 1 층 위에 형성되고, 화학량론 조성이 조성 파라미터 y
1 을 사용하여 화학식 BOy
1 로 표현되고 실제의 조성이 조성 파라미터 y
2 를 사용하여 화학식 BOy
2 로 표현되는 산화물로 이루어진 제 2 층과, 상기 제 2 층 위에 형성된 금속층으로 이루어지고, 상기 제 2 층은 상기 제 1 층보다 산화의 비율이 높고, 상기 조성 파라미터 x
1 , x
2 , y
1 및 y
2 사이에는, 관계 y
2 /y
1 >x
2 /x
1 가 성립하고, 상기 제 2 층에는 상기 금속층과의 계면에, 산화의 비율이 높은, 화학량론 조성의 계면층이 더 형성되어 있다.
강유전체 커패시터, 전극, 산화물, 조성 파라미터, 금속층
摘要翻译：由基板和形成在基板上，其中，所述强电介质电容器由下部电极，形成在下部电极，形成于所述强电介质膜上的上电极的强电介质膜的上的铁电电容器的半导体装置中，所述上电极是化学计量的构成组成参数x

18. 发明授权

KR101077190B1 반도체 메모리, 반도체 메모리의 동작 방법 및 시스템 有权
标题翻译：半导体存储器和用于激活半导体存储器的方法和系统
公开(公告)号：KR101077190B1
公开(公告)日：2011-10-28
申请号：KR1020090111769
申请日：2009-11-19
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 다카하시모토이
IPC分类号： G11C16/04 , G11C16/12 , G11C16/30
CPC分类号： G11C16/0433 , G11C16/30
摘要： 반도체메모리는선택트랜지스터의게이트에각각접속된선택게이트선에전압을인가하는선택드라이버와, 셀트랜지스터의게이트에각각접속된제어게이트선을, 대응하는선택게이트선에각각접속하는스위치회로와, 제어게이트선의전압을전압선에공급되는전압으로변환하는레벨변환부를갖고있다. 스위치회로에의해, 선택트랜지스터를선택하기위하여선택게이트선에공급되는전압을이용하여제어게이트선을구동할수 있다. 이에의해, 셀트랜지스터용의특별한드라이버를형성하지않고, 셀트랜지스터를선택트랜지스터의구동타이밍에동기하여구동할수 있다. 이결과, 칩사이즈를크게하지않고, 셀트랜지스터를신속하게구동할수 있다.

19. 发明授权

KR101073595B1 전원 회로, 전원 제어 회로 및 전원 제어 방법 有权
标题翻译：电源电路，功率控制电路和功率控制方法
公开(公告)号：KR101073595B1
公开(公告)日：2011-10-14
申请号：KR1020080008551
申请日：2008-01-28
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 오자와히데키요 , 나카무라도루
IPC分类号： H02J7/04 , H02J7/10
CPC分类号： H02J7/045 , H02J7/085
摘要： 스위칭소자및 인덕턴스소자를이용한 DC-DC 컨버터에의해이차전지를충전하는전원회로는전류조정회로를구비하여구성된다. 전류조정회로는기준전압및 이차전지의온도에대응하는제1 제어전압중 낮은전압과이차전지의충전전류에대응하는전류검출전압과의전압차에따라스위칭소자를온/오프시킴으로써이차전지의충전전류를조정한다.

20. 发明授权

KR101068189B1 차동 증폭 회로 有权
标题翻译：差分放大器电路
公开(公告)号：KR101068189B1
公开(公告)日：2011-09-28
申请号：KR1020080097095
申请日：2008-10-02
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 스즈키히사오
IPC分类号： H03F3/45
CPC分类号： H03F3/45197 , H03F2200/411 , H03F2203/45471 , H03F2203/45648 , H03F2203/45652 , H03F2203/45682 , H03F2203/45696
摘要： 본 발명은 차동 입력 신호의 전압 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력할 수 있는 간이한 회로 구성의 차동 증폭 회로를 제공하는 것을 목적으로 한다.
차동 증폭 회로(1)는 차동 입력 전압이 입력되는 제1 차동 쌍을 이루는 NMOS 트랜지스터(N1, N2)와, NMOS 트랜지스터(N1, N2)의 드레인 단자 사이(X1, X2)와 접속하는 저항 소자(Ra)와, 드레인 단자(X1, X2)가 입력 단자에 접속되는 연산 증폭기(OP)와, 연산 증폭기(OP)의 출력 전압 및 기준 전압이 입력되는 제2 차동 쌍을 이루는 NMOS 트랜지스터(N3, N4)를 구비하고 있다. 제1 차동 쌍의 드레인 단자 및 제2 차동 쌍의 드레인 단자는 각각 접속되어 있다.

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