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1. 发明授权

KR102253204B1 장치 有权
公开(公告)号：KR102253204B1
公开(公告)日：2021-05-20
申请号：KR1020167023284
申请日：2015-02-02
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 구로가와요시유키
IPC分类号： G01R31/3187 , G01R31/3181 , G01R31/3183 , G01R31/28
摘要： 본발명은, 통상동작시에사용되지않는회로의면적이저감되면서, 설계단계후에새로운테스트패턴을생성할수 있는장치를제공한다. 상기장치는제 1 회로및 제 2 회로를포함한다. 제 2 회로는복수의제 3 회로, 복수의제 4 회로, 및제 5 회로를포함하고, 제 1 회로의동작을테스트하기위한신호를생성하는기능및 제 1 회로의일부로서동작하는기능을갖는다. 제 4 회로는제 1 데이터및 제 2 데이터를저장하는기능을갖는다. 제 5 회로는제 1 데이터를제 4 회로에기록하는기능, 제 2 데이터를제 4 회로에기록하는기능, 및제 2 데이터를제 4 회로로부터판독하는기능을갖는다. 제 1 데이터는제 3 회로의도통상태를제어하기위하여사용된다. 제 2 데이터는제 1 회로에서의처리에사용된다.

2. 发明公开

KR1020160119117A 장치 审中-实审
标题翻译：设备
公开(公告)号：KR1020160119117A
公开(公告)日：2016-10-12
申请号：KR1020167023284
申请日：2015-02-02
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 구로가와요시유키
IPC分类号： G01R31/3187 , G01R31/3181 , G01R31/3183 , G01R31/28
CPC分类号： G01R31/31919 , G01R31/3187 , G01R31/2856 , G01R31/31813 , G01R31/3183
摘要： 본발명은, 통상동작시에사용되지않는회로의면적이저감되면서, 설계단계후에새로운테스트패턴을생성할수 있는장치를제공한다. 상기장치는제 1 회로및 제 2 회로를포함한다. 제 2 회로는복수의제 3 회로, 복수의제 4 회로, 및제 5 회로를포함하고, 제 1 회로의동작을테스트하기위한신호를생성하는기능및 제 1 회로의일부로서동작하는기능을갖는다. 제 4 회로는제 1 데이터및 제 2 데이터를저장하는기능을갖는다. 제 5 회로는제 1 데이터를제 4 회로에기록하는기능, 제 2 데이터를제 4 회로에기록하는기능, 및제 2 데이터를제 4 회로로부터판독하는기능을갖는다. 제 1 데이터는제 3 회로의도통상태를제어하기위하여사용된다. 제 2 데이터는제 1 회로에서의처리에사용된다.

3. 发明公开

KR1020160107240A 장치 审中-实审
标题翻译：设备
公开(公告)号：KR1020160107240A
公开(公告)日：2016-09-13
申请号：KR1020167021536
申请日：2014-12-24
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 구로카와요시유키
IPC分类号： G01R31/3183 , G01R31/3187 , G01R31/3181
CPC分类号： G01R31/3172 , G01R31/318371 , G01R31/3187 , G11C2207/00 , H01L21/00 , H01L2221/00 , G01R31/31813
摘要： 본발명의장치는, 통상동작중에사용되지않는회로의면적이작고설계단계후에새로운테스트패턴을생성할수 있고, 제 1 회로와제 2 회로를포함한다. 제 2 회로는제 3 회로및 제 4 회로를포함한다. 제 4 회로는제 3 회로의구성을결정하기위한데이터를기억하는기능을갖는다. 제 1 회로의동작상태를위한테스트가수행될때, 제 2 회로는테스트를위한신호를생성하는기능을갖는다. 테스트가수행되지않을때, 제 2 회로는제 1 회로에서의처리에사용되는데이터를기억하는기능및 복수의신호를비교하는기능을갖는다.
摘要翻译：能够在设计阶段之后产生新的测试图案并且在正常操作期间具有不使用的电路的小面积的设备包括第一电路和第二电路。第二电路包括第三电路和第四电路。第四电路具有存储用于确定第三电路的配置的数据的功能。当执行第一电路的操作状态的测试时，第二电路具有产生测试信号的功能。当不执行测试时，第二电路具有存储用于第一电路中的处理的数据和比较多个信号的功能。

4. 发明公开

KR1020120095702A 반도체 테스트 장치 및 그의 동작 방법 无效
标题翻译：半导体测试装置及其操作方法
公开(公告)号：KR1020120095702A
公开(公告)日：2012-08-29
申请号：KR1020110015179
申请日：2011-02-21
申请人： 에스케이하이닉스 주식회사
发明人： 정충만 , 조형준
IPC分类号： G01R31/3187
摘要： PURPOSE: A semiconductor test device and a driving method thereof are provided to additionally perform a repair process at a low cost. CONSTITUTION: A semiconductor test device(100) repairs a semiconductor element(200). The semiconductor test device comprises a BOST(Built Off Self Test) system. The BOST system comprises a repair control chip(111) and a memory element(112). The repair controller chip comprises an algorithm for repairing the semiconductor element. The memory element records repair information. The repair information is necessary for performing the algorithm for repairing the semiconductor element of the repair controller chip. The repair information comprises address of a defective cell included in the semiconductor element.
摘要翻译：目的：提供一种半导体测试装置及其驱动方法，以低成本进行修理处理。构成：半导体测试装置（100）修理半导体元件（200）。半导体测试装置包括BOST（内置自检）系统。 BOST系统包括修复控制芯片（111）和存储元件（112）。修理控制器芯片包括用于修复半导体元件的算法。内存元素记录修复信息。修复信息对于执行修复控制器芯片的半导体元件的算法是必需的。修复信息包括半导体元件中包括的缺陷单元的地址。

5. 发明授权

KR100843208B1 반도체 칩 패키지 및 그 테스트 방법 失效
标题翻译：半导体芯片封装和测试方法相同
公开(公告)号：KR100843208B1
公开(公告)日：2008-07-02
申请号：KR1020060107944
申请日：2006-11-02
申请人： 삼성전자주식회사
发明人： 권기록 , 이상호
IPC分类号： G01R31/3183 , G01R31/28 , G01R31/3187
CPC分类号： G11C29/16 , G11C2029/2602
摘要： 본 발명은 플래시 메모리부에 대하여 자동적으로 그리고 독립적인 내부 사이클링 테스트를 개시시킨 후에, 다른 메모리부의 테스트를 수행할 수 있는 반도체 칩 패키지, 그 테스트 방법 및 그 테스트 시스템에 관한 것이다. 본 발명의 실시예에 따른 반도체 칩 패키지는 제 1 플래시 메모리부; 적어도 하나 이상의 제 2 메모리부; 및 제 1 플래시 메모리부에 대하여 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트부를 포함한다.
병렬 처리, 내부 사이클링 테스트, 셀프 사이클링 테스트, 멀티 칩

6. 发明公开

KR1020080031575A 반도체 소자 실장테스트 장치 및 방법 无效
标题翻译：用于测试半导体器件的装置和方法
公开(公告)号：KR1020080031575A
公开(公告)日：2008-04-10
申请号：KR1020060097606
申请日：2006-10-04
申请人： 삼성전자주식회사
发明人： 양동신 , 이성우 , 김재영 , 김영철 , 황인설
IPC分类号： G01R31/319 , G01R31/3187 , G01R31/26 , H01L21/66
CPC分类号： G01R31/2887 , G01R31/31723 , G01R31/3187 , G01R31/319 , H01L22/30
摘要： An apparatus and a method for testing a semiconductor device are provided to shorten a development period by facilitating a board design in a DUT parallel expansion process. A first board(100,200,300,400) includes a site and a first application. A DUT(Device Under Test) is loaded on the site. The first application is formed to test the DUT. A second board(600) collects test results through the first application, transmits the test results to a handler, and sorts the test results. An interface connector(700) is formed to connect the first board and the second board to each other electrically. The first board is attached to or detached from a fixing frame(500). The site is composed of a dual site on which two DUTs are loaded.
摘要翻译：提供一种用于测试半导体器件的装置和方法，以通过便于在DUT并行扩展过程中的电路板设计来缩短开发周期。第一板（100,200,300,400）包括站点和第一个应用程序。被测设备（被测器件）被加载到现场。第一个应用是为了测试DUT而形成的。第二板（600）通过第一个应用程序收集测试结果，将测试结果发送给处理程序，并对测试结果进行排序。接口连接器（700）形成为将第一板和第二板彼此电连接。第一板被固定在固定框架上（500）上。该站点由加载两个DUT的双站点组成。

7. 发明公开

KR1020070007014A 집적 회로, 테스트 장치 및 방법, 및 집적 회로 제조 방법 有权
标题翻译：具有测试垫结构的集成电路和测试方法
公开(公告)号：KR1020070007014A
公开(公告)日：2007-01-12
申请号：KR1020067002403
申请日：2004-07-15
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 트랜,투-안 , 에구찌,리차드,케이. , 하퍼,피터,알. , 리,주-정 , 윌리암스,윌리암,엠. , 용,로이스
IPC分类号： G01R31/02 , G01R31/3187
CPC分类号： G11C29/1201 , G01R31/2884 , G01R31/31715 , G01R31/3187 , G11C29/48 , H01L2224/05554
摘要： A semiconductor device (10) has a large number of bond pads (24) on the periphery for wirebonding. The semiconductor device (10) has a module (12) as well as other circuitry, but the module (12) takes significantly longer to test than the other circuitry. A relatively small number of the bond pads (20), the module bond pads (20), are required for the module testing due, at least in part, to the semiconductor device having a built-in self-test (BIST) (16) circuitry. The functionality of these module bond pads (22) is duplicated on the top surface of and in the interior of the semiconductor device (10) with module test pads (22) that are significantly larger than the bond pads (24) on the periphery. Having large pads (22) for testing allows longer probe needles, thus increasing parallel testing capability. Duplicating the functionality is achieved through a test pad interface so that the module bond pads (20) and the module test pads (22) do not have to be shorted together. ® KIPO & WIPO 2007
摘要翻译：半导体器件（10）在外围具有大量的接合焊盘（24）用于引线接合。半导体器件（10）具有模块（12）以及其它电路，但是模块（12）需要比其他电路更长的测试时间。由于至少部分地由具有内置自检（BIST）的半导体器件（BIST）（16），模块测试所需的相对较少数量的接合焊盘（20），模块接合焊盘（20））电路。这些模块接合焊盘（22）的功能性被复制在半导体器件（10）的内表面上和在半导体器件（10）的内部，其中模块测试焊盘（22）明显大于外围的接合焊盘（24）。具有大的用于测试的焊盘（22）允许更长的探针，因此增加了并行测试能力。通过测试垫接口实现复制功能，使得模块接合焊盘（20）和模块测试焊盘（22）不必一起短路。 ®KIPO＆WIPO 2007

8. 发明公开

KR1020050113734A 메모리 모듈 테스트 장치 및 방법 失效
标题翻译：用于存储器模块测试的装置和方法
公开(公告)号：KR1020050113734A
公开(公告)日：2005-12-05
申请号：KR1020040038823
申请日：2004-05-31
申请人： 삼성전자주식회사
发明人： 이정국 , 서승진 , 한유근 , 안영만 , 신승만
IPC分类号： G01R31/319 , G01R31/3187 , G01R31/26
CPC分类号： G01R31/2851 , G01R31/2896 , G11C29/56
摘要： 반도체 메모리 장치를 실장 상태에서 테스트 할 수 있는 테스트 장치 및 방법이 개시된다. n(2≤n)개의 칩선택단자들을 가진 피측정용 메모리 모듈이 삽입되는 제1슬롯, 시리얼 불휘발성 메모리만 장착된 더미 메모리 모듈이 각각 삽입되는 하나 이상의 제2슬롯들, m(1≤m

9. 发明公开

KR1020020091867A 멀티보드 멀티드롭 시스템에서의 경계주사 자체테스트 장치 失效
标题翻译：用于执行多板和多系统中边界扫描自检的设备
公开(公告)号：KR1020020091867A
公开(公告)日：2002-12-11
申请号：KR1020010030657
申请日：2001-06-01
申请人： 강성호 , 배상민 , 송동섭
发明人： 강성호 , 배상민 , 송동섭
IPC分类号： G01R31/3187
摘要： PURPOSE: An apparatus for performing a self test for boundary scan in a multi-board and multi-drop system is provided to reduce existing overheads by using only a part of BSC(Boundary Scan Cell) within CUT(Circuit Under Test) and a logic gate. CONSTITUTION: A BIST(Built-In Self Test) logic(1) is used for performing a BIST. An address boundary scan cell(2) is used for determining an enable/disable state of a CUT if a JTAG master transfers an address of the CUT and generates an UpdateDR signal. An address register(3) is used for loading the address of the CUT including the BIST. A board enable/disable BSC(4) is used for preventing a transferring operation of all address values when the JTAG master activates a particular CUT and maintains a boundary path. A TDO 3-state driver(5) is activated when the address of the CUT is identical with the address of the JTAG master. A BIST result BSC(6) is used for transferring a result of a BIST operation to the JTAG master after the BIST operation of the CUT is finished.
摘要翻译：目的：提供一种用于在多板和多点系统中进行边界扫描自检的装置，以通过仅使用CUT（待测电路）内的一部分BSC（边界扫描单元）和逻辑门。构成：BIST（内置自检）逻辑（1）用于执行BIST。如果JTAG主机传送CUT的地址并产生UpdateDR信号，则地址边界扫描单元（2）用于确定CUT的使能/禁止状态。地址寄存器（3）用于加载包含BIST的CUT地址。当JTAG主机激活特定的CUT并保持边界路径时，板卡启用/禁用BSC（4）用于防止所有地址值的传送操作。当CUT的地址与JTAG主机的地址相同时，TDO 3状态驱动器（5）被激活。 BIST结果BSC（6）用于在CUT的BIST操作完成后将BIST操作的结果传送到JTAG主机。

10. 发明授权

KR102393893B1 전력보상장치의 서브모듈의 성능시험을 위한 시험 회로 有权
公开(公告)号：KR102393893B1
公开(公告)日：2022-05-03
申请号：KR1020170049351
申请日：2017-04-17
IPC分类号： G01R31/42 , G01R31/3187 , H02J3/18 , H02M7/483
摘要： 전력보상장치의서브모듈의성능시험을위한시험회로가개시된다. 본발명의실시예에따른시험회로는, 복수의서브모듈을포함하는서브모듈시험부, 상기서브모듈시험부에연결되어상기서브모듈시험부에전압을인가하는전원공급부, 상기복수의서브모듈에연결되어상기복수의서브모듈을충전하는충전원, 상기복수의서브모듈의전압및 전류중 적어도하나를감지하는센싱부, 및, 상기복수의서브모듈의동작을각각제어하는복수의서브제어기에제어신호를출력하고, 상기제어신호에기초하여상기복수의서브제어기가동작하면, 상기전압및 전류중 적어도하나에기초하여상기복수의서브제어기의정상동작여부를결정하는메인제어기를포함한다.

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