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1. 发明公开

KR1020150021696A 자가 검사 전 가산기 및 그 전 가산기를 포함하는 자가 검사 캐리 선택 가산기 有权
标题翻译：自我检查完全添加并自动检查携带选择添加到全部添加
公开(公告)号：KR1020150021696A
公开(公告)日：2015-03-03
申请号：KR1020130098972
申请日：2013-08-21
申请人： 조선대학교산학협력단
发明人： 이정아 , 아크바르무하마드알리
IPC分类号： G06F11/25 , G06F7/50
CPC分类号： G06F7/503 , G06F7/505 , G06F11/25 , H03K19/20
摘要： 본 발명은 자가 검사 전 가산기 및 그 전 가산기를 포함하는 자가 검사 캐리 선택 가산기에 관한 것으로, 보다 구체적으로는 연산 결과에 영향을 미치지 않으면서 간단한 구성으로 오류 발생 여부를 자가 검사할 수 있고, 복수 비트의 입력에 대해 전 가산 연산을 수행할 때 오류가 발생한 전 가산기의 위치 탐지가 가능하여 고장이 발생한 전 가산기만을 빠르게 복구할 수 있으며, 하나의 리플 캐리 가산기만으로도 간단하게 캐리 선택 가산 연산을 수행할 수 있는 자가 검사 전 가산기 및 그 전 가산기를 포함하는 자가 검사 캐리 선택 가산기에 관한 것이다.
摘要翻译：本发明涉及一种自检全加器和一个自检进位选择加法器，包括自检全加器，更具体地说，涉及一个自检全加器和一个自检进位选择加法器，检查全加器能够以简单的组合检查故障，而不管计算结果如何; 检测具有故障的全加器的位置，并且执行用于多位输入的全加器计算时快速恢复具有故障的全加器; 并通过使用一个纹波进位加法器简单地执行进位选择加法运算。本发明包括全加器模块和故障检查模块。

2. 发明授权

KR1019940004325B1 이진 감산기단 失效
标题翻译：二进制电路
公开(公告)号：KR1019940004325B1
公开(公告)日：1994-05-19
申请号：KR1019850009387
申请日：1985-12-13
申请人： 알 씨 에이 라이센싱 코포레이션
发明人： 죤아머
IPC分类号： G06F7/50
CPC分类号： G06F7/503
摘要： 내용 없음.

3. 发明公开

KR1020070062901A 중국인 나머지 정리(ＣＲＴ)와 캐리 저장 가산 기반의모듈러 곱셈 장치 및 방법 有权
标题翻译：装置和方法，用于采用切割理论和保存加法器进行模数乘法
公开(公告)号：KR1020070062901A
公开(公告)日：2007-06-18
申请号：KR1020060081241
申请日：2006-08-25
申请人： 한국전자통신연구원
发明人： 구본석 , 이동욱 , 양상운 , 류권호 , 장태주
IPC分类号： G06F7/50 , H04L9/30 , H04L9/28 , H04L9/00
CPC分类号： G06F7/722 , G06F5/01 , G06F7/503 , G06F7/723 , H04L9/302
摘要： A modular multiplication device based on CRT and a CSA, and a method thereof are provided to perform RSA public key encryption at high speed, and realize a small area and low power consumption by using the CRT and the CSA. A multiplier register(130) stores and shifts a multiplier to right. A booth recorder(140) outputs a multiplicand determined according to a condition by using information inputted from the multiplier register and multiplicand information. The CSA comprises the first CSA(110) adding the multiplicand output from the booth recorder to a sum/carry of a previous round and the second CSA(120) adding a modular partial sum of a redirection table(160) to the sum/carry output from the first CSA. 2-bit adders(150,170) calculate and reflect carry generation to the next round. A plurality of multiplexers control a 1-bit input value according to an input signal. Two w-bit adders(180) calculate the final result value from an interim result value of the CSA.
摘要翻译：提供了基于CRT和CSA的模拟乘法装置及其方法，以高速执行RSA公钥加密，并且通过使用CRT和CSA来实现小面积和低功耗。乘法器寄存器（130）将乘法器存储并转移到右侧。展台记录器（140）通过使用从乘法器寄存器输入的信息和被乘数信息，输出根据条件确定的被乘数。 CSA包括将来自展台记录器的被乘数输出添加到前一轮的和/进位的第一CSA（110），以及将重定向表（160）的模块化部分和添加到和/ 从第一个CSA输出。 2位加法器（150,170）计算并反映下一轮的进位生成。多个复用器根据输入信号控制1位输入值。两个w位加法器（180）从CSA的中间结果值计算最终结果值。

4. 发明授权

KR100459735B1 블록 캐리 전파 즉시 합산 값을 출력하는 한 위상내 자체동기 캐리 룩어헤드 애더 및 그 합산 방법 有权
标题翻译： 블록캐리전파즉시합산값을하는한위상내자체동기캐리룩어헤드애더및그합산방블록
公开(公告)号：KR100459735B1
公开(公告)日：2004-12-03
申请号：KR1020030011210
申请日：2003-02-22
申请人： 삼성전자주식회사
发明人： 최창준
IPC分类号： G06F7/50
CPC分类号： G06F7/507 , G06F7/503 , G06F7/508
摘要： A carry look-ahead adder may include: a carry generation circuit to generate carry propagation bit values and carry kill bit values for M blocks based on an N-bit addend and augend; a block carry circuit to generate block carry signals based upon the bit values; a Manchester-carry-chain configured bit carry circuit to generate first bit carry signals where a block carry exists in each of the M blocks and second carry bit signals where no block carry exists, based on the bit values; a control circuit to generate, independently of a clock enable signal at a logical level, selection-control signals based upon the block carry signals; and a summation selection circuit to select between the first bit carry signals and the second bit carry signals and to add the carry propagation bit values and the selected carry signals.
摘要翻译：进位先行加法器可以包括：进位产生电路，用于基于N位加数和被加数产生进位传播比特值并且携带用于M块的取消比特值; 块携带电路，用于基于比特值产生块携带信号; 曼彻斯特进位链配置比特进位电路，用于基于比特值产生其中在M个块中的每一个中存在块进位的第一比特进位信号和不存在块进位的第二进位比特信号; 控制电路，用于与逻辑电平的时钟使能信号无关地生成基于块进位信号的选择控制信号; 以及求和选择电路，用于在第一位进位信号和第二位进位信号之间进行选择，并将进位传送位值和所选进位信号相加。

5. 发明授权

KR100201398B1 전하 재활용 미분논리(CRDL)회로 및 그 회로를 이용하는 장치 失效
标题翻译：充电循环差分逻辑电路
公开(公告)号：KR100201398B1
公开(公告)日：1999-06-15
申请号：KR1019960032981
申请日：1996-08-08
申请人： 현대반도체 주식회사
发明人： 공배선
IPC分类号： G06F1/28
CPC分类号： G06F7/507 , G06F7/501 , G06F7/503 , G06F7/505 , G06F2207/3872 , G06F2207/3884 , G11C11/412 , H03K19/0019 , H03K19/0963 , H03K19/1738 , H03K19/215
摘要： 전하재활용 미분논리(CRDL) 회로라고 하는 신규논리 패미리는 전하재활용 기술을 이용하여 전력소비를 감소시키고, 종래의 동적 논리회로와 비슷한 속도를 가진다. CRDL 회로는 그 고유한 정적연산에 의하여 잡음여유도 개선하였다. 8비트 맨체스터 캐리체인과 전가산기는 0.8㎛ 단일 폴리 이중금속 엔웰 CMOS 기술을 이용하여 만들었다. 측정결과는 차동 카스코드 전압스위치(DCVS) 회로에 비하여, 전력지연 시간곱에서 16-48% 의 개선이 있음을 보여준다.

6. 发明公开

KR1020120114728A 혼성 인코딩을 이용한 곱셈기 및 곱셈 연산 방법 有权
标题翻译：使用混合编码的乘法器和多路复用方法
公开(公告)号：KR1020120114728A
公开(公告)日：2012-10-17
申请号：KR1020110032436
申请日：2011-04-08
申请人： 한국과학기술원
发明人： 유회준 , 김경훈
IPC分类号： G06F7/49
CPC分类号： G06F7/49 , G06F7/503 , G06F7/52 , H03K19/20
摘要： PURPOSE: A multiplying machine using hybrid encoding and a multiplication calculating method thereof are provided to minimize power consumption while improving a processing speed of multiplication by using the hybrid encoding. CONSTITUTION: A mode signal generator(100) generates a first or a second mode signal according to a bit value of a predetermined area of a multiplier by receiving the multiplier. A hybrid encoder(200) encodes an area including the predetermined area into a first or a second cardinal number according to the mode signal by receiving the multiplier. A partial product generator(300) generates partial products by receiving the output of the hybrid encoder and a multiplicand. An adder(400) adds the partial products together. [Reference numerals] (100) Mode signal generator; (200) Hybrid encoder; (300) Partial product generator; (400) Adder; (A) Multiplier; (AA) Output; (B) Multiplicand
摘要翻译：目的：提供一种使用混合编码的乘法器及其乘法运算方法，以通过使用混合编码来提高乘法处理速度，从而使功耗最小化。构成：模式信号发生器（100）通过接收乘法器根据乘法器的预定区域的位值产生第一或第二模式信号。混合编码器（200）通过接收乘法器根据模式信号将包括预定区域的区域编码为第一或第二基数。部分积发生器（300）通过接收混合编码器的输出和被乘数来产生部分乘积。加法器（400）将部分乘积相加在一起。（附图标记）（100）模式信号发生器; （200）混合编码器; （300）部分产品发电机; （400）加法器（A）乘数; （AA）输出; （B）乘数

7. 发明公开

KR1020110078870A 합산기 无效
标题翻译： ADDER
公开(公告)号：KR1020110078870A
公开(公告)日：2011-07-07
申请号：KR1020090135782
申请日：2009-12-31
申请人： 주식회사 디비하이텍
发明人： 이종섭
IPC分类号： G06F7/50 , G06F9/305 , G06F1/04
CPC分类号： G06F7/503 , G06F1/12 , H03K19/08
摘要： PURPOSE: An adder is provided to prevent timing fault effects which can occur by an XNOR or XOR gate included in the output end of CLA and CSA. CONSTITUTION: An adder comprises a CLA(Carry-Lookahead-Adder) block, a CSA(Conditional-Sum-Adder) block, and a dynamic logic circuit. A source area and a drain area are connected to the out signal line of the CLA block, the CSA block, and the dynamic logic circuit. A gate area is connected to a power line or a grounding wire. Therefore, the adder synchronizes an output signal with clock.
摘要翻译：目的：提供一个加法器来防止由CLA和CSA的输出端包含的XOR或XOR门引起的定时故障影响。构成：加法器包括CLA（携带前加加器）块，CSA（条件求和加法器）块和动态逻辑电路。源极区域和漏极区域连接到CLA块，CSA块和动态逻辑电路的输出信号线。门区域连接到电源线或接地线。因此，加法器将输出信号与时钟同步。

8. 发明公开

KR1020050102276A 저전력 설계 덧셈기 无效
标题翻译： ADDER
公开(公告)号：KR1020050102276A
公开(公告)日：2005-10-26
申请号：KR1020040027519
申请日：2004-04-21
申请人： 어보브반도체 주식회사
发明人： 한경남
IPC分类号： G06F7/50
CPC分类号： G06F7/503 , G06F7/729
摘要： 본 발명은 디지털 논리 회로의 구성에 대한 것이며, 특히 전력 소모를 줄이고 연산 속도를 향상한 덧셈기에 대한 것이다.
본 발명에 따르면, 일반 이진수로 표현된 입력된 두 개의 피연산자를 잉여 이진수로 변환하고, 변환된 결과에 대해서 잉여 이진수 덧셈 합을 계산하는 잉여 이진수 연산부와, 잉여 이진수 변환부의 출력 신호를 이용하여 일반 이진수로 변환하여 최종 덧셈값을 산출하는 연산결과 출력부를 포함하는 것을 특징으로 하는 덧셈기가 제공된다.
전술한 구성의 본 발명에 따라, 캐리의 발생 빈도를 낮추는 연산 알고리즘의 잉여 이진수 시스템을 구성하고 이를 적용하여 덧셈기를 구현함으로써, 내부의 논리값 변환을 최소화할 수 있었고 그에 따라 논리 회로 내에서의 전력 소모를 최소화하며 덧셈기의 연산 속도를 높이는 효과를 얻을 수 있게 되었다.

9. 发明公开

KR1020040075630A 블록 캐리 전파 즉시 합산 값을 출력하는 한 위상내 자체동기 캐리 룩어헤드 애더 및 그 합산 방법 有权
标题翻译：具有自动同步功能的CLA在传播块进行后立即在单相和输出添加结果及其添加方法
公开(公告)号：KR1020040075630A
公开(公告)日：2004-08-30
申请号：KR1020030011210
申请日：2003-02-22
申请人： 삼성전자주식회사
发明人： 최창준
IPC分类号： G06F7/50
CPC分类号： G06F7/507 , G06F7/503 , G06F7/508
摘要： PURPOSE: A CLA(Carry Lookahead Adder), based on a Manchester carry chain, and its adding method are provided to eliminate a time loss in waiting an enable signal for activating a sense amplification flipflop, and to calculate a final addition value from a bit carry selected by a block carry by using a self synchronizer. CONSTITUTION: The device comprises a carry generation/propagation module(110), a block carry module(120), a bit carry module(130), a block carry selector(140), and an addition value selector(150). The carry generation/propagation module(110) discriminates addition numbers, inputted in an N bit binary state, into M blocks, performs the first logic combination for each bit of each block, and calculates a carry propagation bit value and a carry consumption bit value. The block carry module(120) generates clock carries by performing the second logic combination for the carry consumption bit value for each bit. The bit carry module(130) calculates carries for each bit by using the Manchester carry chain and performing the fifth logic combination for the carry propagation bit value and the carry consumption bit value. The block carry selector generates block carry generation data, not controlled by any clock signal, by performing a logic combination for block carries and carry values propagated to a lower bit block. The addition carry module(150) selects a carry for each bit, adds a carry propagation bit value to the selected carry for each bit, and outputs a final addition result.
摘要翻译：目的：提供基于曼彻斯特进位链的CLA（携带前瞻加法器）及其添加方法，以消除等待启用信号的时间损失，用于激活感测放大触发器，并从一位中计算最终相加值通过使用自同步器由块携带选择。构成：该装置包括进位产生/传播模块（110），块载入模块（120），比特进位模块（130），块进位选择器（140）和加法值选择器（150）。进位产生/传播模块（110）将以N位二进制状态输入的加法数字识别为M个块，对每个块的每个比特执行第一逻辑组合，并计算进位传播比特值和进位消耗比特值。块进位模块（120）通过执行用于每个位的进位消耗比特值的第二逻辑组合来产生时钟传送。位进位模块（130）通过使用曼彻斯特进位链来计算每个比特的载入，并对进位传播比特值和进位消耗比特值执行第五逻辑组合。块进位选择器通过执行块传送的逻辑组合和传播到较低位块的传送值来产生不由任何时钟信号控制的块载入生成数据。加法进位模块（150）为每个比特选择一个进位，将进位传播比特值与每个比特的选择进位相加，并输出最后加法结果。

10. 发明公开

KR1020030062114A ＸＯＲ에 기반한 캐리 생성기와 이를 이용한 조건 선택가산 장치 및 그 방법 失效
标题翻译：基于异或运算发生器，使用其的条件选择加法器及其方法
公开(公告)号：KR1020030062114A
公开(公告)日：2003-07-23
申请号：KR1020020002538
申请日：2002-01-16
申请人： 삼성전자주식회사
发明人： 조기선
IPC分类号： G06F7/50
CPC分类号： G06F7/507 , G06F7/503 , G06F2207/4812
摘要： PURPOSE: A carry generator based on an XOR, a conditional select adder using the same, and a method thereof are provided to reduce the power consumption, a chip area, the logic use, and a delay time. CONSTITUTION: The conditional select adder(600) includes the conditional select adding modules(610-680) generating the carry by analyzing the input values to be added and calculating a sum according to the carry, and a block carry generating block(690) judging the carry by responding to the carries generated from the conditional select adding modules(610-680), and feeding back to the conditional select adding module of a next step. The conditional select adding modules(610-680) include a carry-sum displacement generating block for previously generating a proper value by analyzing the added input values, a sum generating block(614) for calculating the sum of each case according to the carry, and a carry generating block(616) for calculating the carry by responding to the value generated from the carry-sum displacement generating block.
摘要翻译：目的：基于XOR的进位发生器，使用它的条件选择加法器及其方法，以减少功耗，芯片面积，逻辑使用和延迟时间。构成：条件选择加法器（600）包括通过分析要添加的输入值并根据进位计算和来生成进位的条件选择加法模块（610-680），以及块进位生成块（690），判断通过响应从条件选择添加模块（610-680）生成的进位，并将其反馈到下一步骤的条件选择添加模块来进行。条件选择添加模块（610-680）包括用于通过分析添加的输入值来预先产生适当值的进位和位移产生块，用于根据进位计算每种情况的和的和产生块（614）以及用于通过响应从进位和位移产生块生成的值来计算进位的进位产生块（616）。

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