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1. 发明专利

JP2020113987A クロック信号に同期される信号生成回路及びこれを用いる半導体装置审中-公开
公开(公告)号：JP2020113987A
公开(公告)日：2020-07-27
申请号：JP2020003405
申请日：2020-01-14
申请人：エスケーハイニックス株式会社 , SK hynix Inc.
发明人：オスンウ , チョンジンイル
IPC分类号： H03K5/00 , H03K5/05 , H03K5/135 , G06F1/06 , H03K3/017
摘要：【課題】分周クロック信号を用いて内部信号を生成する半導体装置において正確なパルス幅を有する出力信号を生成することで、半導体装置の動作信頼性を向上させることができる信号生成回路を提供する。【解決手段】信号生成回路100は、第1の入力信号INAを第1の分周クロック信号QCLKに同期して遅延させて第1の同期信号SPS1を生成し、第2の入力信号INBを第2の分周クロック信号QBCLKに同期して遅延させて第2の同期信号SPS2を生成する。信号生成回路100は、オン制御信号ON及びオフ制御信号OFFに基づき、第1及び第2の同期信号(SPS1,SPS2)のパルス幅を調節する。信号生成回路100は、第1及び第2の同期信号(SPS1,SPS2)から生成された予備出力信号OUTPを第1及び第2の分周クロック信号(QCLK,QBCLK)にリタイミングして出力信号を生成するリタイミング回路130を含む。【選択図】図1

2. 发明专利

JP2019075782A 半導体装置审中-公开
公开(公告)号：JP2019075782A
公开(公告)日：2019-05-16
申请号：JP2018191926
申请日：2018-10-10
申请人：三星電子株式会社 , Samsung Electronics Co.,Ltd.
发明人：キム,ヨンファン , キム,ウク , キム,ジヨン
IPC分类号： H01L21/822 , H01L27/04 , H03K5/135
摘要：【課題】半導体回路を駆動するクロック信号に必要なマージンを調節する半導体装置を提供する。【解決手段】本発明の半導体装置は、動作回路内の第1論理回路に隣接した第1地点に配置され、第1発振信号を生成する第1リング発振器(RO)と、動作回路内の第2論理回路に隣接して第1地点とは異なる第2地点に配置され、第2発振信号を生成する第2リング発振器と、第1発振信号及び第2発振信号に対して、予め定められた論理演算を行うことによって第1クロック信号を生成する検出回路と、検出回路から第1クロック信号の提供を受け、第1リング発振器及び第2リング発振器のそれぞれに対する遅延調節を行うことによって動作回路を駆動するための第2クロック信号を生成するキャリブレーション回路と、を備える。【選択図】図1

3. 发明专利

JP6503214B2 電子装置有权
公开(公告)号：JP6503214B2
公开(公告)日：2019-04-17
申请号：JP2015070420
申请日：2015-03-30
申请人：ルネサスエレクトロニクス株式会社
发明人：源馬和明
IPC分类号： H03K5/135 , G06F1/04 , H03K3/354

4. 发明专利

JP6059956B2 多相クロック生成回路及びこれを含むDLL回路有权
标题翻译：多相位时钟产生电路和一个DLL电路，包括同
公开(公告)号：JP6059956B2
公开(公告)日：2017-01-11
申请号：JP2012240519
申请日：2012-10-31
申请人：ラピスセミコンダクタ株式会社
发明人：原山国広 , 中山晃
IPC分类号： H03K5/135 , H03K5/00 , H03K5/15

5. 发明专利

JP2015061213A クロック位相シフト回路有权
标题翻译：时钟相移电路
公开(公告)号：JP2015061213A
公开(公告)日：2015-03-30
申请号：JP2013193931
申请日：2013-09-19
申请人：株式会社メガチップス , Mega Chips Corp
发明人： FUJITA TOMOHIRO
IPC分类号： H03K5/135
摘要：【課題】周波数変調された入力クロックが入力された場合であっても、出力クロックの位相シフト量と理想の位相シフト量との間の量子化誤差を低減することができるクロック位相シフト回路を提供する。【解決手段】クロック位相シフト回路は、入力クロックの所定の周期にわたる測定期間に、遅延ラインを構成する遅延セルと同一の遅延セルを所定の段数接続して構成されたリングオシレータにより生成された発振クロックのクロック数をカウントして、そのカウント値を出力する周期測定回路と、カウント値を入力クロックの動作周期tnの位相シフト量として、動作周期tnの位相シフト量と動作周期tn−1の位相シフト量との間を補間した補間位相シフト量を生成し、動作クロックのレベルに応じて、動作周期tnの位相シフト量と補間位相シフト量とを切り換えて出力する第1誤差補正回路とを備える。【選択図】図1
摘要翻译：要解决的问题：提供一种时钟相移电路，即使输入调频输入时钟，也可以减少输出时钟的相移量与理想相移量之间的量化误差。解决方案：时钟相移电路包括：周期测量电路，用于对由环形振荡器产生的振荡时钟的时钟数进行计数，所述振荡时钟包括在预定数量的连续级中延迟单元，其与构成延迟线的延迟单元相同，在预定周期内的测量周期并输出所述计数值; 以及第一误差校正电路，用于在计数值作为输入时钟的运算周期tn的相移安装量的情况下，生成在运算周期tn的相移量之间插入的内插相位偏移量，操作周期tn-1，并且根据操作时钟的电平选择性地输出用于操作时段tn的相移载架或内插相移量。

6. 发明专利

JP2014180006A Pulse generation circuit, sample-and-hold circuit and solid state imaging device 有权
标题翻译：脉冲发生电路，采样保持电路和固态成像装置
公开(公告)号：JP2014180006A
公开(公告)日：2014-09-25
申请号：JP2014090473
申请日：2014-04-24
申请人： Canon Inc , キヤノン株式会社
发明人： IWANE MASAAKI
IPC分类号： H03K5/135 , H03K5/08 , H03K5/15 , H03K5/1534 , H03L7/08
摘要： PROBLEM TO BE SOLVED: To provide a pulse edge selection circuit that cuts down power consumption by reducing logic gates driven and shortens clock delay by reducing the number of logic gates through which clocks pass, and a pulse generation circuit, sample-and-hold circuit and solid state imaging device therewith.SOLUTION: The pulse edge selection circuit has input stages each for selecting and passing one clock from a plurality of clocks, and output stages each for outputting the one clock to an edge detection circuit. In the case of an edge detection circuit configured to detect fall edges of the clocks and generate a pulse which rises on the fall edge of a first one of the clocks and falls on the fall edge of a second one of the clocks, the output stages comprise alternately combined connections of a plurality of NOR gates having a plurality of input ends and a plurality of NAND gates having a plurality of input ends, and NOR gates are used as output gates for outputting the first and second clocks. In the case of generating a pulse on rise edges, NAND gates are used as the output gates.
摘要翻译：要解决的问题：提供一种脉冲沿选择电路，其通过减少逻辑门驱动来降低功耗，并通过减少时钟通过的逻辑门的数量来缩短时钟延迟，以及脉冲发生电路采样保持电路和固态成像装置。解决方案：脉冲沿选择电路具有用于从多个时钟选择和传递一个时钟的输入级，以及用于将一个时钟输出到边缘检测电路的输出级。在边缘检测电路被配置为检测时钟的下降沿并产生在第一时钟的下降沿上升的脉冲并落在第二时钟的下降沿的情况下，输出级包括具有多个输入端的多个NOR门和具有多个输入端的多个NAND门的交替组合连接，并且使用NOR门作为用于输出第一和第二时钟的输出门。在上升沿产生脉冲的情况下，与非门用作输出门。

7. 发明专利

JP5549474B2 Integrated circuit 有权
公开(公告)号：JP5549474B2
公开(公告)日：2014-07-16
申请号：JP2010184524
申请日：2010-08-20
申请人：富士通セミコンダクター株式会社
发明人：篤志伊藤 , 進小島
IPC分类号： H03K5/00 , H03K5/12 , H03K5/135 , H03K19/0175

8. 发明专利

JP2014035753A Semiconductor device and electronic device 有权
标题翻译：半导体器件和电子器件
公开(公告)号：JP2014035753A
公开(公告)日：2014-02-24
申请号：JP2012178426
申请日：2012-08-10
申请人： Renesas Mobile Corp , ルネサスモバイル株式会社
发明人： SASAKI HAJIME , ITO HIROHIKO , NACHI SHIKIKO , NARUSE MINENOBU
IPC分类号： G06F1/10 , G01C21/26 , G06F1/12 , H03K5/135
CPC分类号： H03L7/08 , G06F1/10 , H03K5/135 , H03L7/18
摘要： PROBLEM TO BE SOLVED: To provide a high-quality semiconductor device suitable for an electronic device and the like.SOLUTION: A semiconductor device includes: a clock input circuit 14 that inputs an external clock signal; an input timing control PLL circuit 15 that adjusts the phases of the external clock signal and delay clock signal and generates an internal clock signal used for capturing input data; and a delay circuit 16 that delays the internal clock signal and outputs the delayed internal clock signal as the delay clock signal to an input timing control PLL circuit PLI. The semiconductor device also includes: an output timing control PLL circuit PLO that adjusts the phases of the external clock signal and delay clock signal and generates an internal clock signal used for outputting output data; and a delay circuit 18 that delays the internal clock signal and outputs the delayed internal clock signal as the delay clock signal to the output timing control PLL circuit PLO.
摘要翻译：要解决的问题：提供适合于电子设备等的高质量半导体器件。解决方案：半导体器件包括：输入外部时钟信号的时钟输入电路14; 输入定时控制PLL电路15，其调整外部时钟信号的相位和延迟时钟信号，并生成用于捕获输入数据的内部时钟信号; 以及延迟电路16，其延迟内部时钟信号并将延迟的内部时钟信号作为延迟时钟信号输出到输入定时控制PLL电路PLI。半导体器件还包括：输出定时控制PLL电路PLO，其调整外部时钟信号的相位和延迟时钟信号，并产生用于输出输出数据的内部时钟信号; 以及延迟电路18，其延迟内部时钟信号并将延迟的内部时钟信号作为延迟时钟信号输出到输出定时控制PLL电路PLO。

9. 发明专利

JP5309286B2 Clock Generator 有权
公开(公告)号：JP5309286B2
公开(公告)日：2013-10-09
申请号：JP2011019010
申请日：2011-01-31
申请人：ラウンドロックリサーチリミテッドライアビリティーカンパニー
发明人：エー．ラバージポール
IPC分类号： H03K5/00 , G06F1/04 , G06F1/12 , H03K3/00 , H03K5/135
CPC分类号： G06F1/12
摘要： A synchronizer system and method that can be used with a conventional adjustable delay circuit to preserve a pseudo-synchronous phase relationship between clock signals of different clock domains when the time delay of the adjustable delay circuit from which one of the clock signals is output is changed.

10. 发明专利

JP2013168876A Time interval conversion device 审中-公开
标题翻译：时间间隔转换器件
公开(公告)号：JP2013168876A
公开(公告)日：2013-08-29
申请号：JP2012031947
申请日：2012-02-16
申请人： Olympus Corp , オリンパス株式会社
发明人： KATO SHUICHI
IPC分类号： H03K5/135
摘要： PROBLEM TO BE SOLVED: To provide a time interval conversion device that precisely converts a time interval to a digital signal at high resolution by suppressing variations in the period and phase of clocks used in the time interval conversion device for the conversion of the time interval to the digital signal.SOLUTION: The time interval conversion device for converting a time interval to a digital signal includes: a clock output section that includes delay circuits for outputting delayed input signals and an oscillator for starting to output a clock in response to an input signal, and that outputs a plurality of clocks of different phases; a plurality of counter sections for outputting count numbers of edges counted when the clocks output by the clock output section change from one state to the other state; an adder circuit for adding up the count numbers output from the plurality of counter sections, respectively, to output the total count value as a digital signal; and a parameter adjustment section for outputting a parameter that adjusts the timing of the edges of the clocks output by the clock output section.
摘要翻译：要解决的问题：提供一种时间间隔转换装置，其通过抑制在时间间隔转换装置中使用的时钟周期和相位的变化来将时间间隔精确地转换为数字信号，以将时间间隔转换为数字信号。解决方案：用于将时间间隔转换为数字信号的时间间隔转换装置包括：时钟输出部分，包括用于输出延迟输入信号的延迟电路和响应于输入信号开始输出时钟的振荡器并且输出不同相位的多个时钟; 多个计数器部分，用于当由时钟输出部分输出的时钟从一个状态变为另一个状态时输出计数的计数数; 加法器电路，用于将从多个计数器部分输出的计数值分别相加以输出总计数值作为数字信号; 以及参数调整部，用于输出调整由时钟输出部输出的时钟的边沿的定时的参数。

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