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1. 发明专利

JP2015504638A 直交信号を生成するための周波数の１．５分周有权
公开(公告)号：JP2015504638A
公开(公告)日：2015-02-12
申请号：JP2014543633
申请日：2012-11-28
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：レウン、ウィンチング・ビンセント , ヤン、ジシャン
IPC分类号： H03K23/68
CPC分类号： H03L7/16 , H03B19/14 , H03B27/00
摘要：直交信号を生成するために周波数を1.5で分周するための装置が開示される。装置は、第1の周波数および2つの位相を有する差分入力信号を受信し、第2の周波数の6位相信号を作り出す分周器を含む。第2の周波数は、第1の周波数を3で分周したものである。装置はまた、6位相信号を受信し、8位相信号を生成する精密位相回転回路を含む。装置はまた、8位相信号を受信し、直交信号を生成する2倍周器を含む。直交信号は、第1の周波数を1.5で分周したものである第3の周波数を有する。

2. 发明专利

JP5059828B2 Programmable dual-edge triggered counter 有权
公开(公告)号：JP5059828B2
公开(公告)日：2012-10-31
申请号：JP2009237690
申请日：2009-10-14
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：マシュー・エル．・セバーソン
IPC分类号： H03K23/64 , H03K3/02 , H03K5/1532 , H03K5/156 , H03K21/10 , H03K23/68
CPC分类号： H03K23/68 , H03K5/1565 , H03K21/10

3. 发明专利

JP4560039B2 Quadrature clock divider 有权
公开(公告)号：JP4560039B2
公开(公告)日：2010-10-13
申请号：JP2006506361
申请日：2004-03-19
申请人：エヌエックスピービーヴィNxp B.V.
发明人：ウィリアムレドマン−ホワイト
IPC分类号： H03K5/15 , G06F1/06 , H03K23/42 , H03K23/68
CPC分类号： H03K23/68

4. 发明专利

JP2010114888A Programmable dual-edge triggered counter 有权
标题翻译：可编程双边触发计数器
公开(公告)号：JP2010114888A
公开(公告)日：2010-05-20
申请号：JP2009237690
申请日：2009-10-14
申请人： Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： SEVERSON MATTHEW L
IPC分类号： H03K23/64 , H03K3/02 , H03K5/1532 , H03K5/156 , H03K21/10 , H03K23/68
CPC分类号： H03K23/68 , H03K5/1565 , H03K21/10
摘要： PROBLEM TO BE SOLVED: To provide a circuit for enhancing a duty cycle resolution by reducing jitter of an output clock signal. SOLUTION: A counter for synthesizing clock signals with minimal jitter analyzes an ongoing count to determine whether the rising edge of an output clock should be triggered by the rising edge or falling edge of an input clock signal and to further determine whether the falling edge of the output clock should be triggered by the rising or the falling edge of the input clock signal. The counter may also be implemented as an M/N:D counter in which a phase accumulator is compared to predetermined values to select the rising and falling edges of the output clock signal. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种通过减少输出时钟信号的抖动来提高占空比分辨率的电路。解决方案：用于以最小抖动合成时钟信号的计数器分析正在进行的计数，以确定输出时钟的上升沿是否应由输入时钟信号的上升沿或下降沿触发，并进一步确定是否下降输出时钟的边沿应由输入时钟信号的上升沿或下降沿触发。计数器还可以被实现为M / N：D计数器，其中相位累加器与预定值进行比较以选择输出时钟信号的上升沿和下降沿。版权所有（C）2010，JPO＆INPIT

5. 发明专利

JP4448128B2 Programmable dual-edge-triggered counter 有权
公开(公告)号：JP4448128B2
公开(公告)日：2010-04-07
申请号：JP2006503204
申请日：2004-01-30
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：セバーソン、マシュー・エル．
IPC分类号： H03K23/64 , H03K5/156 , H03K21/10 , H03K23/68
CPC分类号： H03K23/68 , H03K5/1565 , H03K21/10

6. 发明专利

JP4357692B2 Non-integer frequency dividing apparatus 有权
标题翻译：空值
公开(公告)号：JP4357692B2
公开(公告)日：2009-11-04
申请号：JP2000102304
申请日：2000-04-04
申请人：威盛電子股▲ふん▼有限公司VIA Technologies,Inc
发明人：珊珊李 , 志峰林
IPC分类号： G06F1/08 , H03K23/42 , G06F1/04 , H03K5/00 , H03K5/13 , H03K5/26 , H03K23/54 , H03K23/68
CPC分类号： H03K23/68 , H03K5/13

7. 发明专利

JP2005508108A Divider and a transmitter based thereon with improved comprises a reduced jitter 有权
公开(公告)号：JP2005508108A
公开(公告)日：2005-03-24
申请号：JP2003524117
申请日：2002-08-22
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ゼンフアワング
IPC分类号： H03K23/64 , H03K21/10 , H03K23/66 , H03K23/68 , H03L7/197 , H04B1/04
CPC分类号： H03L7/1976 , H03C3/0925 , H03C3/0933 , H03K23/667 , H03K23/68
摘要：入力信号（ＣＫ１，ｆｖｃｏ）の周波数よりも低い周波数を有する出力信号（ｆｄｉｖ）を生成するための装置（５０）である。装置（５０）は、分周セル（５１乃至５６）のチェーンを有し、分周セル（５１乃至５６）の各々は、設定可能な分周比（ＤＲ）を有すると共に、入力クロック（ＣＫｉｎ）を受信するためのクロック入力部（ＣＫｉ）と、
後続する分周セルに出力クロック（ＣＫｏｕｔ）をもたらすための分周クロック出力部（ＣＫｉ＋１）と、前記後続する分周セルからモード制御入力信号（ＭＤｉｎ）を受信するためのモード制御入力部（ＭＤｉ）と、先行する分周セルにモード制御出力信号（ＭＤｏｕｔ）をもたらすためのモード制御出力部とを有する。装置（５０）は、ｍ入力部を有する論理ネットワーク（５８）を更に有する。ｍ入力部の各々は、ｍ個の連続した分周セル（５１乃至５４）のうちの一つのモード制御入力部（ＭＤｉ，ＭＤｉ＋１，ＭＤｉ＋２）に接続される。出力信号（ｆｄｉｖ）は、論理ネットワーク（５８）の出力部（５９）にもたらされ、それによって出力信号（ｆｄｉｖ）は、論理ネットワーク（５８）のｍ入力部におけるモード制御入力信号（ＭＤｉｎ）のうちの最も広いパルス幅よりも広いパルス幅を有する。

8. 发明专利

JP2004519917A σ-δn division frequency divider with improved noise and spur performance 审中-公开
公开(公告)号：JP2004519917A
公开(公告)日：2004-07-02
申请号：JP2002570409
申请日：2002-03-04
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：イーピン、ファン
IPC分类号： H03K5/00 , H03K23/68 , H03L7/183 , H03L7/197 , H04B14/06
CPC分类号： H03L7/1976 , H03K23/68
摘要：周波数シンセサイザ（２００）は、合成された周波数の半サイクル分周を許容する。従来のΣ−ΔＮ分周周波数シンセサイザにおいて、制御可能な分周器は、整数因子ＮまたはＮ＋１により、合成された周波数の分周を許容する。 Σ−Δ演算器（１６０）は、半サイクル分周器（２５０）を制御し、合成周波数を整数因子Ｎまたは（Ｎ＋１／２）により選択的に分周する。より高次のΣ−Δ演算器（１６０）がＳ出力シンボルを供給するならば、半サイクル分周器（２５０）は、（Ｎ＋ｓ／２）の分周因子を選択する制御される。ただし、ｓはＳシンボルの組合せにより選択可能である。
【選択図】図２

9. 发明专利

JP2004517542A Digital frequency multiplier 审中-公开
公开(公告)号：JP2004517542A
公开(公告)日：2004-06-10
申请号：JP2002554969
申请日：2001-12-19
申请人：トムソンライセンシングソシエテアノニムThomson Licensing S.A.
发明人：ローレンスアルビーン，デイビツド
IPC分类号： H03K5/00 , H03K23/68
CPC分类号： H03K5/00006
摘要：デジタル周波数乗算器が、入力信号の周波数を非整数倍する。マルチプレクサが、入力信号と、この入力信号の整数倍の周波数を有する信号とを受信する。マルチプレクサ制御信号によって、マルチプレクサがどちらの信号を出力するかが選択され／切り換えられ、および、その出力時間が選択される／切り換えられる。一方の信号によってクロック制御されるカウンタが、上記マルチプレクサ制御信号を供給する。マルチプレクサは、各信号を所定クロック・サイクル数だけ出力して、入力信号の非整数倍の周波数を有する所望の信号を生成する。本発明は、位相固定ループ（ＰＬＬ）を使用せずに、周波数乗算処理を行う。

10. 发明专利

JPH09261048A VARIABLE FREQUENCY DEVIDER 失效
公开(公告)号：JPH09261048A
公开(公告)日：1997-10-03
申请号：JP25716496
申请日：1996-09-27
申请人： SANYO ELECTRIC CO , TOKYO SANYO ELECTRIC CO
发明人： WASHIMI IKUAKI
IPC分类号： H03L7/197 , H03K23/64 , H03K23/68 , H03L7/183
摘要： PROBLEM TO BE SOLVED: To provide a variable frequency divider which is able to make N+1/2 frequency divisions by using a programmable frequency divider operated at the same speed as frequency division by N. SOLUTION: A programmable frequency divider means 1 frequency-divides an input signal at a frequency division ration N (N is an integer) and at a frequency division ration N+1 alternately. A 1st signal generating means 4 generates a 1st signal synchronized with an output signal of the programmable frequency divider means. A 2nd signal generating means 6 generates a 2nd signal that is obtained by delaying the 1st signal by a half period of the input signal. An output means 13 selects alternately the 1st signal or the 2nd signal and outputs the selected signal as a frequency division signal. A delay means 7 outputs a delay signal obtained by delaying the 1st signal by one period of the input signal. A preset signal generating means 9 selects the delay signal or the 1st signal alternately to preset the programmable frequency divider means by this selected signal.

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