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1. 发明专利

JP6333580B2 半導体装置有权
公开(公告)号：JP6333580B2
公开(公告)日：2018-05-30
申请号：JP2014045096
申请日：2014-03-07
申请人：株式会社半導体エネルギー研究所
发明人：加藤清 , 熱海知昭
IPC分类号： H01L27/108 , H01L29/786 , H01L27/10 , G11C11/56 , G11C11/403 , G11C11/405 , H01L21/8242

2. 发明专利

JP2017157258A セルフリフレッシュ制御装置及び揮発性半導体記憶装置审中-公开
公开(公告)号：JP2017157258A
公开(公告)日：2017-09-07
申请号：JP2016039340
申请日：2016-03-01
申请人：力晶科技股▲ふん▼有限公司
发明人：吉岡重実
IPC分类号： G11C11/403 , G11C29/08
摘要：【課題】従来例に比較してウェハテストのトリミング前にセルフリフレッシュテストを実施ことで、ウェハテストにおける歩留まりを大幅に改善する。【解決手段】セルフリフレッシュタイマからの第1の制御信号に基づいて、揮発性半導体記憶装置のセルフリフレッシュを制御するためのセルフリフレッシュ制御回路を備えた揮発性半導体記憶装置のためのセルフリフレッシュ制御装置であって、テストモードにおいて、外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる論理回路を備える。ここで、上記論理回路は、テストモードにおいて、上記第1の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させる。また、上記論理回路は、上記第1の制御信号に代えて、上記外部セルフリフレッシュ要求信号を上記セルフリフレッシュ制御回路に入力させることで上記セルフリフレッシュタイマの動作を無効にする。【選択図】図5

3. 发明专利

JP5943250B2 DRAMでSRAM出力特性を具現する装置及び方法有权
标题翻译：装置和方法体现SRAM输出特性DRAM
公开(公告)号：JP5943250B2
公开(公告)日：2016-07-05
申请号：JP2011542021
申请日：2010-05-19
申请人：イ, ソンゼ
发明人：イ, ソンゼ
IPC分类号： G11C11/403 , G11C11/406
CPC分类号： G11C11/406 , G11C11/40615 , G11C11/4076 , G11C11/4093

4. 发明专利

JP5932236B2 半導体装置及びシステム有权
标题翻译：半导体设备及系统
公开(公告)号：JP5932236B2
公开(公告)日：2016-06-08
申请号：JP2011089607
申请日：2011-04-13
申请人：ピーエスフォールクスコエスエイアールエル , PS4 Luxco S.a.r.l.
发明人：榊原賢一 , 石川透
IPC分类号： G11C11/403 , G11C11/406
CPC分类号： G11C11/40615 , G11C11/40618

5. 发明专利

JP2016006713A 有向自動リフレッシュ同期有权
标题翻译：方向自动同步同步
公开(公告)号：JP2016006713A
公开(公告)日：2016-01-14
申请号：JP2015156164
申请日：2015-08-06
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：ロバート・マイケル・ウォーカー , ペリー・ウィルマン・ジュニア・リマクラス
IPC分类号： G11C11/403 , G11C11/406
CPC分类号： G06F13/1636 , G11C11/406
摘要：【課題】有向自動リフレッシュ(DARF)モードにおいてコントローラーとメモリとの間のバンクアドレスを同期させる。【解決手段】DARFモードに入ると、メモリ内部のバンクアドレスカウンターは第1の所定値にイニシャライズされる。メモリは、DARFコマンドに応答して現在アドレスされているバンクをリフレッシュし、所定のシーケンスでバンクアドレスカウンターをインクリメントする。コントローラーはバンクアドレスを追跡し、メモリアクセスとリフレッシュが異なるバンクに向けられているならDARF動作が実行されている間1つ以上のメモリアクセスコマンドを発行する。自己リフレッシュモードを抜け出すと、バンクアドレスカウンターは第2の所定値を持つ。第2の所定値は固定であってよく、またはn+1であってよい。nは自己リフレッシュモードが開始されるときのバンクアドレスカウンターの値である。【選択図】図1
摘要翻译：要解决的问题：以定向自动刷新（DARF）模式同步控制器和存储器之间的存储区地址。解决方案：进入DARF模式时，存储器内部的存储区地址计数器初始化为第一个预定值。存储器响应于DARF命令刷新当前寻址的存储体，并以预定的顺序递增存储体地址计数器。如果存储器访问和刷新被引导到不同的存储体，则控制器跟踪存储体地址，并在执行DARF操作时发出一个或多个存储器访问命令。在退出自刷新模式时，银行地址计数器采取第二预定值。第二预定值可以是固定的，或者可以是n + 1，其中n是当启动自刷新模式时存储体地址计数器的值。

6. 发明专利

JP5819125B2 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム有权
标题翻译：方法和系统的易失性存储器提供独立的银行刷新
公开(公告)号：JP5819125B2
公开(公告)日：2015-11-18
申请号：JP2011160968
申请日：2011-07-22
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：ペリー・ウィルマン・ジュニア・リマクラス , ロバート・マイケル・ウォーカー
IPC分类号： G11C11/403 , G11C11/406
CPC分类号： G06F13/1636 , G11C11/406 , G11C11/40611 , G11C11/40618 , Y02B60/1228

7. 发明专利

JP2015011729A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2015011729A
公开(公告)日：2015-01-19
申请号：JP2013134493
申请日：2013-06-27
申请人：マイクロンテクノロジー, インク. , Micron Technology Inc , マイクロンテクノロジー, インク.
发明人： NAKAMURA TAKAAKI
IPC分类号： G11C11/406 , G11C11/403
摘要：【課題】リフレッシュ中に無アクセス期間が生じたとしても、リフレッシュ動作を継続することを可能にする。【解決手段】アイドル信号IDLEを生成するアイドル信号生成回路45と、リフレッシュ動作の開始に応じて活性化し、アイドル信号IDLEの活性化に応じて非活性となるリフレッシュ状態信号を生成するとともに、リフレッシュ状態信号が活性化している場合に、アクトコマンドIACTRF のうちの少なくとも1つを順次活性化するリフレッシュ制御回路37と、リフレッシュ状態信号の活性化に応じて活性化し、リフレッシュ制御回路37が該リフレッシュ状態信号に対応して最後に活性化するアクトコマンドの活性化後に非活性となる信号REFAPSを生成するアクティブ保護回路44とを備え、アイドル信号生成回路45は、信号REFAPSが活性化している場合にはアイドル信号IDLEを活性化しないよう構成される。【選択図】図1
摘要翻译：要解决的问题：即使在刷新期间发生非访问周期，也允许继续刷新操作。解决方案：半导体器件包括用于产生空闲信号IDLE的空闲信号产生电路45，产生刷新状态的刷新控制电路37 信号，根据刷新操作的开始变为有效，并且在刷新状态信号被激活的同时顺序地激活动作命令IACTRF <7：0>中的至少一个，并且根据空闲信号IDLE的激活而变为非有效，并且主动保护电路44产生在动作命令激活之后变为无效的信号REFAPS，根据刷新状态信号的激活而激活，刷新控制电路37根据刷新状态信号最终激活。空闲信号发生电路45被配置为在信号REFAPS被激活时不激活空闲信号IDLE。

8. 发明专利

JP2014238902A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2014238902A
公开(公告)日：2014-12-18
申请号：JP2013121894
申请日：2013-06-10
申请人：ピーエスフォールクスコエスエイアールエルPS4 Luxco S.a.r.l. , Ps4 Luxco S A R L , ピーエスフォールクスコエスエイアールエルPS4 Luxco S.a.r.l.
发明人： ISHIKAWA SUSUMU , OISHI KANJI , FUJIWARA TAKAYUKI
IPC分类号： G11C11/4074 , G11C11/403
摘要：【課題】アクセス履歴を解析可能な半導体装置において、セルフリフレッシュモード時の消費電流を低減する。【解決手段】複数のワード線に対するアクセス履歴を記憶するメモリセルアレイ110と、リフレッシュ対象であるワード線のアドレスを記憶するリフレッシュカウンタ41と、セルフリフレッシュモードにエントリした状態でリフレッシュカウンタ41が少なくとも一周したことに応答して、メモリセルアレイ110への電力供給を停止又は低減させる電源制御回路170とを備える。本発明によれば、セルフリフレッシュモードにエントリした状態が一定期間継続されると、制御回路への電力供給が停止又は低減されることから、無駄な消費電流の発生を防止することが可能となる。【選択図】図7
摘要翻译：要解决的问题：为了减少能够分析访问历史的半导体器件的自刷新模式中的电流消耗。解决方案：半导体器件包括：存储单元阵列110，存储多个字线的访问历史; 刷新计数器41，存储用于刷新的字线的地址; 并且电源控制电路170响应于处于自刷新模式的刷新计数器41完成的至少一个周期而停止或减少对存储单元阵列110的电力供应。根据本发明，一旦设备进入自刷新模式的状态持续一段时间，则停止或减少对控制电路的电力供应，从而防止发生无用的电流消耗。

9. 发明专利

JP5514095B2 Semiconductor memory device 有权
公开(公告)号：JP5514095B2
公开(公告)日：2014-06-04
申请号：JP2010287858
申请日：2010-12-24
申请人：ルネサスエレクトロニクス株式会社
发明人：立真壁 , 正樹築出 , 広利佐藤 , 真一小林
IPC分类号： G11C11/401 , G11C11/403

10. 发明专利

JP5328957B2 Semiconductor memory device 有权
公开(公告)号：JP5328957B2
公开(公告)日：2013-10-30
申请号：JP2012093829
申请日：2012-04-17
申请人：ルネサスエレクトロニクス株式会社
发明人：武夫三木 , 誠二澤田 , 正樹築出
IPC分类号： G11C11/401 , G11C11/403 , G11C11/407 , G11C11/4096
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory that sets the latency inside at appropriate timing. SOLUTION: A trigger generation circuit 104 outputs a trigger signal. In response to the trigger signal, a delay circuit 110 outputs a delay signal by delaying the trigger signal. A clock counter 106 counts the number of clocks received, after receiving a clock and a trigger signal until receiving the delay signal, and outputs the counted result. A determination circuit 107 stores a correspondence relationship of the number of clocks and latency, and determines the latency corresponding to the counted result outputted from the clock counter. A latency register 108 maintains the determined latency. A WAIT control circuit 109 outputs a WAIT signal outside based on the latency maintained in the latency register 108. COPYRIGHT: (C)2012,JPO&INPIT

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