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1. 发明专利

KR102223968B1 KR102223968B1 - Apparatus and method for parallelized successive cancellation decoding and successive cancellation list decoding of polar codes 有权
公开(公告)号：KR102223968B1
公开(公告)日：2021-03-10
申请号：KR1020170061094A
申请日：2017-05-17
申请人： 삼성전자주식회사
发明人： 모스타파 엘-카미 , 샨-핑 린 , 이정원
IPC分类号： H03M13/13 , H03M13/00 , H03M13/09 , H03M13/45
CPC分类号： H04L1/0057 , H03M13/3961 , G06F30/398 , H01L22/10 , H03M13/09 , H03M13/091 , H03M13/13 , H03M13/451 , H03M13/6561 , H04L1/0045 , H04L1/0052 , H04L1/0054 , H04L1/0061
摘要： 극 부호의 병렬화된 연속 제거 디코딩 및 연속 제거 리스트 디코딩을 위한 장치 및 방법이 제공된다. 상기 장치는 길이
m
j 의 코드워드를 수신하는 입력을 포함하는 수신기로, 상기
m 및
j 는 정수인 수신기, 상기 수신된 코드워드에 대하여
m
j 개의 리프 노드(leaf node)를 갖는 디코딩 노드 트리 구조(decoding node tree structure)를 결정하고, 오더
m (order
m )의 병렬 처리(parallelism)가 상기 디코딩 노드 트리 구조에 적용되는 레벨을 지시하는 정수
i 를 수신하는 프로세서로,
i 는 0 내지
j 까지의 상기 디코딩 노드 트리 구조의 레벨을 가리키고,
m
i 노드는 레벨
j 에서 상기
m
j 개의 리프 노드를 갖는 상기 디코딩 노드 트리 구조에서 레벨
i 에 있음을 가리키는, 프로세서, 및 동시에(in parallel) 적용되는
m 개의 연속 제거 디코더(Successive Cancellation Decoder; SCD)를 포함하되, 레벨
i 의 병렬 처리와 함께 각각의 상기 SCD가 레벨
i 의 상기 디코딩 노드 트리 구조의
m 개의 자식 노드(child node) 중 하나에 적용되고, 상기
m 개의 SCD 모두는 동시에 실행되고, 상기
m 개의 SCD 각각은 길이
m
j-i 의 서브코드에 대한 소프트 우도 척도(soft likelihood metric)를 결정하고, 상기
m 개의 SCD 각각은 다른 m 개의 SCD들에 의해 동시에 동작하는 노드들의 연판정 또는 경판정 추정(soft or hard decision estimate)을 사용하지 않고 관련된 부모 노드(parent node)의 소프트 우도 척도를 사용하고, 병렬 SCD들 각각은 또한 상기 길이
m
j-k 의 서브코드의 비트에 대응하는 레벨 k에서의 노드의
m
j-
k 개의 다중도(multiplicity)를 동시에 처리하되,
k 는 디코딩 노드 트리 구조의
i 내지
j 까지의 레벨을 의미한다.

2. 发明专利

JP2018023000A CRC演算回路、半導体装置及びレーダーシステム审中-公开
公开(公告)号：JP2018023000A
公开(公告)日：2018-02-08
申请号：JP2016152673
申请日：2016-08-03
申请人：ルネサスエレクトロニクス株式会社
发明人：西川卓郎
IPC分类号： H03M13/09
CPC分类号： H04L1/0061 , H03M13/091 , H03M13/157 , H03M13/6522 , H04B1/40
摘要：【課題】簡易な構成で様々な生成多項式に対応することが可能なCRC演算回路を提供する。【解決手段】CRC演算回路100は、多項式データを記憶する生成多項式レジスタ110と、入力データのビット数に対応して直列に接続された複数のCRC演算部120と、を備える。複数のCRC演算部120は、入力データまたは前段のCRC演算部120の出力データを被演算データとして、被演算データを1ビットシフトするバレルシフタ121と、シフトしたシフトデータと多項式データとの排他的論理和演算を行うXOR回路122と、シフトデータと演算結果データとのいずれかを、被演算データに基づいて選択し出力するマルチプレクサ123とを備える【選択図】図6

3. 发明专利

JP5902799B2 直列バスシステム内でデータ伝送の信頼性を調整するための方法及び装置有权
标题翻译：用于调整串行总线系统的数据传输的可靠性的方法和装置
公开(公告)号：JP5902799B2
公开(公告)日：2016-04-13
申请号：JP2014503075
申请日：2012-03-29
申请人：ローベルトボッシュゲゼルシャフトミットベシュレンクテルハフツング
发明人：ハルトヴィッチ、フロリアン
IPC分类号： H04L12/28 , G06F13/42 , H04L12/40
CPC分类号： G06F13/362 , G06F13/4282 , H03M13/091 , H04L1/0083 , H04L12/4013 , H04L12/40169 , H04L12/4135 , H04L1/0061 , H04L2001/0094 , H04L2012/40215

4. 发明专利

JPWO2012108411A1 符号化／復号化処理プロセッサ、および無線通信装置审中-公开
公开(公告)号：JPWO2012108411A1
公开(公告)日：2014-07-03
申请号：JP2012556890
申请日：2012-02-07
申请人：日本電気株式会社
发明人：俊樹竹内 , 俊樹竹内 , 裕之井倉 , 裕之井倉
IPC分类号： H03M13/29
CPC分类号： H04L1/0014 , H03M13/09 , H03M13/091 , H03M13/235 , H03M13/2707 , H03M13/2732 , H03M13/29 , H03M13/2957 , H03M13/41 , H03M13/6513 , H03M13/6516 , H03M13/6519 , H03M13/6561 , H04L1/0043 , H04L1/0052 , H04L1/0071
摘要：【課題】複数の無線通信方式における種々の符号化/復号化処理を高速に、かつ簡単な回路構成によって実現しうる符号化/復号化処理プロセッサ等を提供する。【解決手段】符号化/復号化処理プロセッサ100は、符号化および復号化処理専用のコプロセッサ11を有すると共に、コプロセッサが、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタ60と、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を1サイクルで複数のビット分を並列に行う演算回路22aとを備える。また、記憶装置のアドレスを出力するアドレスジェネレータ回路30,40と、データを一時的に格納するFIFO回路31,41と、データを予め定められたビット数に揃えて出力するデータパッキング回路32,42とを備えるメモリコントローラ20〜21を有する。【選択図】図1

5. 发明专利

JP2013141306A Data transmission method 有权
标题翻译：数据传输方法
公开(公告)号：JP2013141306A
公开(公告)日：2013-07-18
申请号：JP2013055156
申请日：2013-03-18
申请人： Lg Electronics Inc , エルジーエレクトロニクスインコーポレイティド
发明人： KIM KI WON , LEE YOUNG SEOB , KANG SEUNG HYUN , CHUNG JAE HOON
IPC分类号： H03M13/09 , H04L1/00
CPC分类号： H04L1/0061 , G06F11/1004 , H03M13/091 , H04L1/0065 , H04L1/0083
摘要： PROBLEM TO BE SOLVED: To provide a data transmission method.SOLUTION: A method for transmitting data by a wireless connection system is disclosed. The method includes: a method for finding the number of code blocks in view of a size of an error detection code added to the code block according to a size of an input bit and a maximum size of the code block; a method for finding the size of the code block; various methods for dividing the input data, including making the number of the code blocks and the size of the code blocks satisfy a predetermined condition; and a method for channel-coding the code blocks. The data can be efficiently transmitted.
摘要翻译：要解决的问题：提供数据传输方法。公开了一种通过无线连接系统发送数据的方法。该方法包括：根据输入比特的大小和码块的最大大小，根据添加到码块的错误检测码的大小来找到码块的数量的方法; 一种用于查找代码块的大小的方法; 用于划分输入数据的各种方法，包括使代码块的数量和代码块的大小满足预定条件; 以及用于对代码块进行通道编码的方法。可以有效地传输数据。

6. 发明专利

JP5164277B2 Determination of message remainder of using a set of polynomials 有权
公开(公告)号：JP5164277B2
公开(公告)日：2013-03-21
申请号：JP2009532617
申请日：2007-10-12
申请人：インテル・コーポレーション
发明人：シー．ハーゼンプラフ、ウィリアム , エー．ブレス、ブラッド , ゴーバツ、グンナー
IPC分类号： H03M13/09
CPC分类号： H03M13/091 , H03M13/6516

7. 发明专利

JP4764973B2 Crc value of calculation device 有权
公开(公告)号：JP4764973B2
公开(公告)日：2011-09-07
申请号：JP2005356870
申请日：2005-12-09
申请人：デュアキシズ株式会社 , 地方独立行政法人東京都立産業技術研究センター , 株式会社ビッツ , 独立行政法人産業技術総合研究所
发明人：剛乾 , 貢名古屋 , 佳壽美坂巻 , 康典寺島 , 賢二戸田 , 敏宏片下 , 匡正高山
IPC分类号： H03M13/09
CPC分类号： H03M13/091

8. 发明专利

JPWO2008023684A1 並列剰余演算器及び並列剰余演算方法有权
公开(公告)号：JPWO2008023684A1
公开(公告)日：2010-01-14
申请号：JP2008530909
申请日：2007-08-21
申请人：パナソニック株式会社
发明人：裕幸本塚 , 裕幸本塚
IPC分类号： H03M13/09
CPC分类号： H03M13/091
摘要：処理遅延を小さくすることができ、追加の乗算回路・剰余回路を不要にして回路規模を小さくすることができる並列剰余演算器。この装置では、並列CRC計算回路(100)は、入力データが複数のサブブロックに分割されて並列に入力される入力端子(101)〜(104)、各サブブロックの先頭点に対応する部分CRCを初期値として生成する初期値生成部(110)、各サブブロックの先頭に対応する部分CRCを初期値として受け取り、残りの部分CRCを所定の漸化式に従って順次生成する部分CRC生成部(111)〜(114)、部分CRCの値の論理積を計算するAND部(121)〜(124)、及びAND部(121)〜(124)から出力される値を累積的に加算する累積加算部(130)を備える。

9. 发明专利

JP4350371B2 Transmission format detection method 有权
公开(公告)号：JP4350371B2
公开(公告)日：2009-10-21
申请号：JP2002504031
申请日：2000-06-21
申请人：富士通株式会社
发明人：誠内島 , 一央大渕 , 哲也矢野
IPC分类号： H04L1/00 , H03M13/01 , H03M13/09 , H03M13/29 , H03M13/41 , H04J13/00 , H04L29/02
CPC分类号： H04L1/0061 , H03M13/091 , H03M13/2707 , H03M13/29 , H03M13/41 , H03M13/6502 , H04L1/0046 , H04L1/0054 , H04L1/0071

10. 发明专利

JP2007082215A Cyclic redundancy check circuit for multi-channel communication and communication system equipped with same 审中-公开
标题翻译：循环冗余检查电路与多通道通信和通信系统
公开(公告)号：JP2007082215A
公开(公告)日：2007-03-29
申请号：JP2006243994
申请日：2006-09-08
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KWAK JAE-YOUNG
IPC分类号： H04L1/00 , H03M13/09 , H04N21/438
CPC分类号： H04N19/20 , H03M13/091 , H04L1/0041 , H04L1/0045 , H04L1/0061 , H04L25/14 , H04N19/21 , H04N19/42
摘要： PROBLEM TO BE SOLVED: To provide a cyclic redundancy check circuit for multi-channel serial communication and a communication system equipped with the circuit. SOLUTION: The cyclic redundancy check circuit for multi-channel serial communication is manufactured in the following method: a generation expression is created which generates a cyclic redundancy check bit satisfying a cyclic redundancy check polynomial of a single channel serial communication system in a first time period; a generation expression is created for each delay time by applying time extended by the number of multi-channels to the generation expressions successively from the first time period; and a circuit corresponding to the generation expression for the longest time period is realized from among the created generation expressions. This invention enables parallel processing for the cyclic redundancy check. The cyclic redundancy check circuit corresponding to the generation expressions includes more exclusive OR operation units than the number of the selected factors other than 0 of the cyclic redundancy check polynomial. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于多通道串行通信的循环冗余校验电路和配备该电路的通信系统。解决方案：用于多通道串行通信的循环冗余校验电路通过以下方法制造：生成表达式，其生成满足单通道串行通信系统的循环冗余校验多项式的循环冗余校验位，第一时期; 通过从第一时间段连续地将多个信道的数量延伸到生成表达式，为每个延迟时间创建生成表达式; 并且从创建的生成表达式中实现与最长时间段的生成表达式相对应的电路。本发明能够进行循环冗余校验的并行处理。与生成表达式对应的循环冗余校验电路比循环冗余校验多项式0以外的所选因子的数量多的异或运算单元。版权所有（C）2007，JPO＆INPIT

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