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1. 发明专利

JP2017046031A PLL回路、及び、動作方法审中-公开
标题翻译： PLL电路，而且，操作方法
公开(公告)号：JP2017046031A
公开(公告)日：2017-03-02
申请号：JP2015164582
申请日：2015-08-24
申请人：ルネサスエレクトロニクス株式会社
发明人：平工泰之
IPC分类号： H03L7/093
CPC分类号： H03L7/095 , H03L7/0891 , H03L7/091 , H03L7/093 , H03L7/107 , H03L7/1075 , H03L7/183 , H03L7/185 , H03L7/18
摘要：【課題】所望の性能を有するPLL回路を提供すること。【解決手段】PLL回路100は位相差を検出する位相比較器11と、位相比較器11に帰還する信号を生成する電圧制御発振器12と、位相比較器11と電圧制御発振器12との間に配置され、比例パス20、第1の積分パス40、及び第2の積分パス30との出力を加算する加算器50を有するループフィルタ10と、を備えている。第2の積分パス30、及び第1の積分パス40は、それぞれ累積加算器、ΔΣ変調器、RCフィルタを備えている。ロック検出器36は、ロック状態の検出を検出して、第1の累積加算器42のゲインと第1のRCフィルタ45の帯域とを制御するとともに、第2のΔΣ変調器33への入力を固定値に切り替える。【選択図】図1
摘要翻译：以提供具有所需性能的PLL电路。 PLL电路100包括相位比较器11，用于检测相位差，压控振荡器12，其生成反馈至相位比较器11的信号，设置在所述相位比较器11和压控振荡器12之间它被提供有具有比例路径20，用于将第一积分路径40的输出和第二积分路径30，以及加法器50的环路滤波器10。第二积分路径30，和第一积分路径40各自累加器，.DELTA..SIGMA调制器和RC滤波器。锁定检测器36检测锁定状态的检测，并控制第一增益的带宽和蓄能器42的第一RC滤波器45，输入到第二ΔΣ调制器33 切换到一个固定值。点域1

2. 发明专利

JP2014187607A Pll circuit 有权
标题翻译： PLL电路
公开(公告)号：JP2014187607A
公开(公告)日：2014-10-02
申请号：JP2013062078
申请日：2013-03-25
申请人： Yamaha Corp , ヤマハ株式会社
发明人： SAWARA TAKUYA
IPC分类号： H03L7/085 , H03K5/26 , H04L7/02
CPC分类号： H03L7/08 , H03L7/085 , H03L7/0994 , H03L7/1075
摘要： PROBLEM TO BE SOLVED: To provide a digital PLL circuit that detects a phase difference with accuracy higher than normal accuracy determined by an operating clock.SOLUTION: The PLL circuit operative in synchronism with an operating clock to generate and output a generated clock synchronized with an external clock that is an input clock signal of a substantially constant period includes: a multiphase clock generation section for generating n multiphase clocks having the same frequency and different phases which include the operating clock; a frequency signal generation section for outputting a frequency signal on the basis of a phase difference signal from a phase comparator; an oscillation section for generating and outputting a clock oscillating at a frequency depending on the frequency signal; and the phase comparator for, from a result of measuring a time difference between a rise or fall time of the input external clock and a rise or fall time of the clock generated by the oscillation section on the basis of the multiphase clocks, outputting the phase difference signal indicating the time difference.
摘要翻译：要解决的问题：提供一种数字PLL电路，其以比由操作时钟确定的正常精度高的精度检测相位差。解决方案：PLL电路与操作时钟同步地产生并输出与作为基本恒定周期的输入时钟信号的外部时钟包括：多相时钟产生部分，用于产生具有相同频率和不同相位的n个多相时钟，包括操作时钟; 频率信号生成部，其根据来自相位比较器的相位差信号输出频率信号; 振荡部分，用于产生和输出以取决于频率信号的频率振荡的时钟; 以及相位比较器，用于根据多相时钟测量输入外部时钟的上升或下降时间与由振荡部产生的时钟的上升或下降时间之间的时间差的结果，输出相位差分信号指示时差。

3. 发明专利

JPWO2012008197A1 送受信装置审中-公开
公开(公告)号：JPWO2012008197A1
公开(公告)日：2013-09-05
申请号：JP2012524473
申请日：2011-04-25
申请人：日本電気株式会社
发明人：伊東　正治 , 正治伊東 , 直行折橋 , 直行折橋
IPC分类号： H04B1/40 , H04B1/10
CPC分类号： H03L7/1072 , H03L7/093 , H03L7/1075
摘要：複数のアンテナで受信したRF信号をそれぞれダウンコンバートするための局部発振信号、またはベースバンド信号をアップコンバートするための局部発振信号を生成する位相同期発振器を備えた複数の送受信器ブロックを備えた送受信装置に、送受信器ブロック毎に備える位相同期発振器のループ帯域の差を検出し、位相同期発振器毎のループ帯域を一致させるための制御信号を生成するループ帯域検出回路を備える。

4. 发明专利

JPWO2010110184A1 回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体有权
公开(公告)号：JPWO2010110184A1
公开(公告)日：2012-09-27
申请号：JP2011506015
申请日：2010-03-15
申请人：日本電気株式会社
发明人：高橋　正行 , 正行高橋 , 知樹吉原 , 知樹吉原
IPC分类号： H03L7/107 , H03L7/08 , H03L7/093
CPC分类号： H03L7/1075 , H03L7/093
摘要：ジッタ・ワンダ抑圧性能を満足しつつ,高速な周波数追従性能を実現することが可能な回路を提供するために,回路は,OTN(Optical Transport Network)信号からSDH(Synchronous Digital Hierarchy)信号またはEthernet信号のクロックを再生するPLL手段(100)の位相比較データに基づいてジッタ・ワンダ成分(200)及び周波数変動状態(300)を処理した結果に基づいて,PLL手段のループゲインを制御する。

5. 发明专利

JP2008042810A Pll circuit 审中-公开
标题翻译： PLL电路
公开(公告)号：JP2008042810A
公开(公告)日：2008-02-21
申请号：JP2006217994
申请日：2006-08-10
申请人： Fujitsu Ltd , 富士通株式会社
发明人： FURUYAMA YOSHITO , NAKAMUTA HIROSHI
IPC分类号： H03L7/199
CPC分类号： H03L7/093 , H03L7/085 , H03L7/1075 , H03L7/199
摘要： PROBLEM TO BE SOLVED: To provide a PLL circuit where a pull-in time is shortened.
SOLUTION: A frequency divider 18 with resetting to which a second clock CLK2 of a frequency which is N×Y times as high as that of a first clock CLK1 resets frequency division in response to the stop of an input clock CLKIN detected by a disconnection detection circuit 17. In response to the detection of inputting the input clock CLKIN again by the disconnection detection circuit 17, the frequency divider 18 starts frequency division, generates a third clock CLK3, and inputs it to a phase comparator 12. N is a positive integer including 1, and Y is a positive integer of ≥2.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种缩短引入时间的PLL电路。解决方案：具有复位的分频器18，与第一时钟CLK1的N×Y倍的频率的第二时钟CLK2的频率重新分别响应于由断开检测电路17.响应于由断开检测电路17再次输入输入时钟CLKIN的检测，分频器18开始分频，产生第三时钟CLK3，并将其输入到相位比较器12.N是包含1的正整数，Y是≥2的正整数。版权所有（C）2008，JPO＆INPIT

6. 发明专利

JP2007228142A Pll circuit and semiconductor device 有权
标题翻译： PLL电路和半导体器件
公开(公告)号：JP2007228142A
公开(公告)日：2007-09-06
申请号：JP2006045306
申请日：2006-02-22
申请人： Fujitsu Ltd , 富士通株式会社
发明人： KOTADO KENICHI , MATSUDA ATSUSHI
IPC分类号： H03L7/093
CPC分类号： H03L7/093 , H03L7/1075
摘要： PROBLEM TO BE SOLVED: To provide a PLL circuit and a semiconductor device which allow the power consumption thereof to be prevented from increasing without making miniaturization of a semiconductor integrated circuit difficult even when a power supply voltage is comparatively low. SOLUTION: The PLL circuit includes: a phase comparator for receiving an input signal and a feedback signal; a charge pump controlled by an output of the phase comparator; a low pass filter section for receiving an output of the charge pump; a current controlled oscillator controlled by an output of the low pass filter section; and a frequency divider for frequency-dividing an output of the current controlled oscillator to output the feedback signal, wherein the low pass filter section includes an amplifier for receiving an output of the charge pump and a reference voltage, and a circuit part comprising a capacitor and a resistor and receiving the output of the charge pump and an output of the amplifier. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：即使当电源电压相对较低时，提供一种PLL电路和半导体器件，其允许在不使半导体集成电路小型化的情况下难以增加其功耗。解决方案：PLL电路包括：相位比较器，用于接收输入信号和反馈信号; 由相位比较器的输出控制的电荷泵; 低通滤波器部分，用于接收电荷泵的输出; 由低通滤波器部分的输出控制的电流控制振荡器; 以及用于对所述电流控制振荡器的输出进行分频以输出所述反馈信号的分频器，其中所述低通滤波器部分包括用于接收所述电荷泵的输出的放大器和参考电压，以及包括电容器和电阻器，并接收电荷泵的输出和放大器的输出。版权所有（C）2007，JPO＆INPIT

7. 发明专利

JP6430738B2 CDR回路及び半導体装置审中-公开
公开(公告)号：JP6430738B2
公开(公告)日：2018-11-28
申请号：JP2014144119
申请日：2014-07-14
申请人：シナプティクス・ジャパン合同会社
发明人：高梨光教 , 遠藤良
IPC分类号： H03L7/06 , H03L7/08 , H03L7/081 , H03L7/093 , H03L7/099 , H03K5/00 , H04L7/033
CPC分类号： H04L7/0004 , H03L7/07 , H03L7/0807 , H03L7/0814 , H03L7/10 , H03L7/107 , H03L7/1075 , H04L7/0025 , H04L7/033

8. 发明专利

JP2018174414A 位相調整回路、インバータ回路及び給電装置审中-公开
公开(公告)号：JP2018174414A
公开(公告)日：2018-11-08
申请号：JP2017070730
申请日：2017-03-31
申请人：スミダコーポレーション株式会社
发明人：宮崎弘行
IPC分类号： H02M7/48 , H03L7/08
CPC分类号： H03L7/085 , H02M7/5387 , H02M7/53871 , H02M7/5395 , H02M2001/0025 , H02M2007/4818 , H03L7/093 , H03L7/1075 , Y02B70/1441
摘要：【課題】対応すべき周波数の全域において高精度に周波数を調整することができる位相調整回路を提供する。【解決手段】基準信号Srを入力する基準信号入力端子13aと、帰還信号Sfを入力する帰還信号入力端子13bと、基準信号Srと帰還信号Sfとの位相差に基づく出力信号Soを出力する出力端子13cと、を有するPLL回路13を備える。そして、基準信号入力端子13a及び出力端子13cに接続され、PLL回路13を含むインバータ回路3の発振周波数が高領域である場合に基準信号Srの位相を遅延させるフィルタ回路25と、出力端子13cに接続され、インバータ回路3の発振周波数が高領域よりも低い低領域である場合に出力信号Soを遅延させるディレイ回路27と、を設ける。【選択図】図2

9. 发明专利

JP2017199947A 回路装置、発振器、電子機器及び移動体审中-公开
公开(公告)号：JP2017199947A
公开(公告)日：2017-11-02
申请号：JP2016086657
申请日：2016-04-25
申请人：セイコーエプソン株式会社
发明人：中島克仁 , 瀬尾顕太郎
IPC分类号： H03B5/32 , H03L1/02 , H03L7/085 , H03L7/093
CPC分类号： G01S19/235 , H03L1/022 , H03L1/028 , H03L7/085 , H03L7/093 , H03L7/1075 , H03L1/04 , H03L7/095 , H03L7/099
摘要：【課題】基準信号と発振信号との位相差を所望の値に設定できる、又はオフセット調整を利用した動作テストが可能な回路装置、発振器、電子機器及び移動体等を提供すること。【解決手段】回路装置500は、発振信号OSCKに基づく入力信号と基準信号RFCKとの位相比較を行う位相比較部40と、信号処理を行う処理部50と、処理部50からの周波数制御データDFCQにより設定される発振周波数の発振信号OSCKを生成する発振信号生成回路140と、レジスター部32と、を含む。レジスター部32は、位相比較結果データをモニターデータMTDとして記憶する第1のレジスター321と、GPS用又はUTC用のいずれか一方のオフセット調整データが設定される第2のレジスター322と、位相差を調整するためのオフセット調整データが設定される第3のレジスター323と、の少なくとも1つを含む。【選択図】図1

10. 发明专利

JP2013089986A Digitally controlled oscillation device and high frequency signal processing device 有权
标题翻译：数字控制振荡器件和高频信号处理器件
公开(公告)号：JP2013089986A
公开(公告)日：2013-05-13
申请号：JP2011225598
申请日：2011-10-13
申请人： Renesas Mobile Corp , ルネサスモバイル株式会社
发明人： NAKAMURA TAKAHIRO
IPC分类号： H03B5/08 , H03B5/12 , H03K3/02 , H03L7/099 , H03L7/197
CPC分类号： H03B5/1265 , H03B5/1212 , H03B5/1228 , H03L7/02 , H03L7/093 , H03L7/099 , H03L7/0991 , H03L7/1075 , H03L7/185 , H03L2207/05 , H03L2207/12 , H03L2207/50 , H04B1/16
摘要： PROBLEM TO BE SOLVED: To provide a digitally controlled oscillation device that implements a reduction in DNL.SOLUTION: The digitally controlled oscillation device exemplarily comprises: an amplification circuit block AMPBK; coil elements LP, LM; and a plurality of unit capacitance units CIU all coupled in parallel between oscillation output nodes OscP, OscM, and each of CIU includes capacitive elements CIp, CIm and a switch SWI for selecting whether or not to permit CIp, CIm to contribute as setting parameters of oscillation frequency. SWI is driven by an on/off control line BIT_CI from a decoder circuit DEC, and BIT_CI is shielded by a shield part GS between OscP and OscM.
摘要翻译：要解决的问题：提供实现DNL减少的数字控制振荡装置。数字控制振荡装置示例性地包括：放大电路块AMPBK; 线圈元件LP，LM; 并且在振荡输出节点OscP，OscM和CIU中的每一个之间并联耦合的多个单元电容单元CIU包括电容元件CIp，CIm和开关SWI，用于选择是否允许CIp，CIm作为设置参数振荡频率。 SWI由解码器电路DEC的开/关控制线BIT_CI驱动，BIT_CI由OscP和OscM之间的屏蔽部分GS屏蔽。版权所有（C）2013，JPO＆INPIT

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