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1. 发明专利

JP2018101869A 遅延回路、カウント値生成回路および物理量センサー审中-公开
公开(公告)号：JP2018101869A
公开(公告)日：2018-06-28
申请号：JP2016246005
申请日：2016-12-19
申请人：セイコーエプソン株式会社
发明人：轟原正義
IPC分类号： H03K3/03 , H03M3/02 , H03K5/13
CPC分类号： H03K5/14 , H03K19/21 , H03K21/10
摘要：【課題】回路規模を小さくすることができる遅延回路、カウント値生成回路および物理量センサーを提供すること。【解決手段】トリガー信号に基づいて生成される第1の信号と、第2の信号とに基づいて第3の信号を生成する巡回数制御回路と、複数の遅延素子が電気的に直列に接続され、前記複数の遅延素子の出力のうちのいずれか1つの出力をフィードバックすることでループを形成し、前記第3の信号を初段の前記遅延素子に入力するループ回路と、ラッチ信号で前記複数の遅延素子の出力値をラッチするラッチ回路と、を備え、前記第2の信号は、前記複数の遅延素子の出力のうちのいずれかの出力であり、前記ループ回路は、前記ループの巡回数が規定の巡回数に達すると、前記フィードバックを停止することを特徴とする遅延回路。【選択図】図1

2. 发明专利

JP2016194963A チャージポンプおよび電圧発生回路审中-公开
标题翻译：充电泵和电压发生电路
公开(公告)号：JP2016194963A
公开(公告)日：2016-11-17
申请号：JP2015075367
申请日：2015-04-01
申请人：株式会社東芝
发明人：吉田みづほ , 武者淳二
IPC分类号： H01L21/8247 , H01L27/115 , H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H02M3/07 , G11C16/06
CPC分类号： G05F3/16 , G11C16/0483 , G11C16/30 , G11C5/145 , H02M3/07 , H03K5/14 , G11C16/32
摘要：【課題】安定した電圧の供給が可能なチャージポンプを提供する。【解決手段】一実施形態にかかるチャージポンプは、第1キャパシタと、第1キャパシタの一端と接地との間に接続された第1トランジスタと、第1キャパシタの他端と第1出力ノードとの間に接続された第2トランジスタと、を具備し、第1動作の間、キャパシタを用いて第1電圧が昇圧された電圧を第1出力ノードにおいて出力し、第2動作の間、第1トランジスタおよび前記第2トランジスタがオンに維持される。【選択図】図3
摘要翻译：要解决的问题：提供能够提供稳定电压的电荷泵。解决方案：实施例中的电荷泵包括：第一电容器; 连接在第一电容器的一端和地之间的第一晶体管; 以及连接在第一电容器的另一端和第一输出节点之间的第二晶体管。在第一操作期间，在第一输出节点上输出其第一电压通过使用电容器升压的电压。在第二操作期间，第一晶体管和第二晶体管保持ON。选择图：图3

3. 发明专利

JP2016512942A データシンボル遷移ベースのクロック同期を行うマルチワイヤオープンドレインリンク有权
标题翻译：执行数据符号基于过渡时钟同步的多导线漏极开路链路
公开(公告)号：JP2016512942A
公开(公告)日：2016-05-09
申请号：JP2016504365
申请日：2014-03-20
申请人：クアルコム,インコーポレイテッド
发明人：祥一郎仙石 , 祥一郎仙石 , ジョセフ・チュン , ジョージ・アラン・ウィリー
IPC分类号： H04L7/02 , H04L7/00
CPC分类号： H04L7/0087 , H03K3/017 , H03K5/13 , H03K5/133 , H03K5/134 , H03K5/14 , H03K5/153 , H03K5/1534 , H03K19/00 , H03K2005/00293 , H03L7/081 , H04L7/0037 , H04L7/033 , H04L7/0331
摘要：方法、装置、およびコンピュータプログラム製品について説明する。この装置は、マルチワイヤオープンドレインリンクから受信した信号における遷移を判別し、遷移に応じてクロックパルスを生成し、遷移が第1の方向である場合にはクロックパルスを事前設定されている第1の間隔だけ遅延させ、遷移が第2の方向である場合にはクロックパルスを事前設定されている第2の間隔だけ遅延させることによって、マルチワイヤオープンドレインリンクからデータを受信するための受信クロック信号を生成する。事前設定されている第1および/または第2の間隔は、通信インターフェースに関連する立上り時間および/または立下り時間に基づいて設定され、第1および第2の較正遷移のために生成されたクロックパルスに関連するそれぞれの遅延を測定することによって較正されてよい。
摘要翻译：方法，装置和计算机程序产品被描述。的装置中，多导线漏极开路链路，以确定从接收到的信号中跃迁，在响应于所述跃迁产生时钟脉冲，第一个是当过渡是第一方向预先设定的时钟脉冲仅距离延迟，通过延迟第二个时间间隔，其是预先设定的时钟脉冲时的转换是所述第二方向，所述接收时钟信号，用于从所述多导线漏极开路链路接收数据产生。第一和/或第二时间间隔是预置的，基于与所述通信接口和/或下降时间相关联的上升时间设定为所述第一和第二校准过渡时钟产生它可以通过测量与脉冲相关联的相应延迟进行校准。

4. 发明专利

JP5793460B2 可変遅延回路有权
标题翻译：可变延迟电路
公开(公告)号：JP5793460B2
公开(公告)日：2015-10-14
申请号：JP2012082010
申请日：2012-03-30
申请人：富士通株式会社 , 株式会社ソシオネクスト
发明人：久保寺和昌 , 金山靖隆 , 藤岡真樹 , 三宅啓史
IPC分类号： H03K5/14
CPC分类号： H03K5/06 , H03K5/131 , H03K5/133 , H03K5/14

5. 发明专利

JP2015159536A 冗長クロック切替有权
标题翻译：冗余时钟切换
公开(公告)号：JP2015159536A
公开(公告)日：2015-09-03
申请号：JP2015023019
申请日：2015-02-09
申请人：アナログ・デバイシズ・インコーポレーテッド
发明人：ダンチュー , ルーベンパスカルネルソン , イーワン
IPC分类号： H03K5/26 , H03L7/08 , G06F1/06 , H03L7/00
CPC分类号： G06F1/06 , H03K5/14
摘要：【課題】異なるクロック間の切替を提供する。【解決手段】切替制御回路110aは、第1の基準クロック信号と第2の基準クロック信号との間の相対位相差の示度を発生するように構成される位相誤差検出器410と、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器420と、位相整合検出器420が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロックをクロックシステム基準信号として提供することから第2の基準クロックをクロックシステム基準信号として提供することへ移行するように構成される選択回路115とを備える。【選択図】図4
摘要翻译：要解决的问题：提供不同时钟之间的切换。解决方案：开关控制电路110a包括相位差检测器410，其被配置为产生第一参考时钟信号和第二参考时钟信号之间的相对相位差的指示，相位匹配检测器420被配置为接收相对相位差的指示，并且确定相对相位差达到预设阈值的时间;以及选择电路115，其被配置为使得相位匹配检测器420从提供第一参考时钟转变为响应于相对相位差满足预设阈值的确定，提供时钟系统参考信号，以提供第二参考时钟作为时钟系统参考信号。

6. 发明专利

JP2015139039A エンファシス信号生成回路有权
标题翻译：振动信号发生电路
公开(公告)号：JP2015139039A
公开(公告)日：2015-07-30
申请号：JP2014008477
申请日：2014-01-21
申请人：富士通株式会社
发明人： ▲角▼田有紀人
IPC分类号： H04B3/04 , H04L25/03
CPC分类号： H03K5/1252 , H01S5/0428 , H03K5/14 , H04B10/25073 , H04L25/0272 , H04L25/03343 , H04L25/03885 , H01S5/06216 , H01S5/06226 , H01S5/183
摘要：【課題】タップ数を増加させることなく、位相特性を補償でき、良好なエンファシス信号が得られるエンファシス信号生成回路の実現。【解決手段】入力信号を分岐し、分岐した信号を遅延して遅延信号を出力する分岐・遅延部12と、入力信号および遅延信号の少なくとも1つの高周波成分を抽出して高周波信号を出力する高周波抽出部20,21と、入力信号、遅延信号および高周波信号を加減算する加減算部16と、を有するエンファシス信号生成回路。【選択図】図4
摘要翻译：要解决的问题：提供一种可以补偿相位特性并获得优异的加强信号而不增加抽头数的强调信号发生电路。解决方案：强调信号产生电路包括：分支和延迟部分12，其分支输入信号，延迟分支信号，并输出延迟信号; 提取输入信号的至少一个高频分量和信号延迟的高频提取部分20和21，并输出高频信号; 减法和加法部分16，其减去并相加输入信号，延迟信号和高频信号。

7. 发明专利

JP2013546285A Apparatus and method for providing timing adjustment of the input signal 有权
公开(公告)号：JP2013546285A
公开(公告)日：2013-12-26
申请号：JP2013544441
申请日：2010-12-17
申请人：アジレント・テクノロジーズ・インクAgilent Technologies, Inc.
发明人：エイブラムゾン，ヴァレンティン
IPC分类号： H03M1/66
CPC分类号： H03K5/06 , H03K5/133 , H03K5/14 , H03K2005/00026 , H03M1/682 , H03M1/82
摘要：入力信号の時間調整を与える装置が、粗タイミングデジタル−アナログコンバータ（ＤＡＣ）と、レプリカ遅延素子と、補間器とを備える。粗タイミングＤＡＣは入力信号の粗タイミング調整を与える複数の遅延設定を有し、入力信号を、複数の遅延設定のうちの選択された設定に対応する第１の遅延時間だけ遅延させることによって第１の遅延済み信号を出力する。レプリカ遅延素子は、粗タイミングＤＡＣから第１の遅延済み信号を受信し、第１の遅延済み信号を、所定の第２の遅延時間だけ遅延させることによって第２の遅延済み信号を出力する。補間器は、入力信号のタイミング微調整を与えるために、入力信号と第１の遅延済み信号、又は第１の遅延済み信号と第２の遅延済み信号とを混合し、タイミング粗調整及びタイミング微調整を含む、タイミング調整済み出力信号を出力する。
【選択図】図３

8. 发明专利

JP2013179568A Semiconductor integrated circuit device and data processing system 有权
标题翻译：半导体集成电路设备和数据处理系统
公开(公告)号：JP2013179568A
公开(公告)日：2013-09-09
申请号：JP2012240110
申请日：2012-10-31
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： KAWAKAMI FUMIKI , YADA NAOKI , TSUNAKAWA HIROYUKI
IPC分类号： H03M1/12
CPC分类号： H03M1/1205 , H03K5/14 , H03M1/00 , H03M1/12 , H03M1/122 , H03M1/1225
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device and a data processing system that can A/D-convert a plurality of externally input analog signals in an arbitrary order.SOLUTION: The semiconductor integrated circuit device includes: a plurality of analog ports (AN0-AN3); an A/D conversion section (118) capable of executing an A/D conversion process of converting an analog signal captured via an analog port to a digital signal for each preset virtual channel; and an A/D conversion control section (125) for controlling the operation of the A/D conversion section. The A/D conversion control section includes virtual channel registers capable of setting correspondence relationships between the virtual channels and the analog ports, and a scan group forming register capable of setting a start position and an end position of a scan group. The A/D conversion control section successively executes A/D conversion processes on a plurality of virtual channels from a virtual channel corresponding to a start pointer to a virtual channel corresponding to an end pointer.
摘要翻译：要解决的问题：提供一种能够以任意顺序对多个外部输入的模拟信号进行A / D转换的半导体集成电路装置和数据处理系统。解决方案：半导体集成电路装置包括：多个模拟端口（AN0-AN3）; A / D转换部分（118），其能够执行将每个预设虚拟通道经由模拟端口捕获的模拟信号转换为数字信号的A / D转换处理; 以及用于控制A / D转换部分的操作的A / D转换控制部分（125）。 A / D转换控制部分包括能够设置虚拟通道和模拟端口之间的对应关系的虚拟通道寄存器，以及能够设置扫描组的起始位置和结束位置的扫描组形成寄存器。 A / D转换控制部分从与对应于结束指针的虚拟通道的起始指针相对应的虚拟通道对多个虚拟通道连续执行A / D转换处理。

9. 发明专利

JP2012100058A Delay circuit, delay control device, memory control device and information terminal apparatus 审中-公开
标题翻译：延迟电路，延迟控制装置，存储器控制装置和信息终端装置
公开(公告)号：JP2012100058A
公开(公告)日：2012-05-24
申请号：JP2010245714
申请日：2010-11-01
申请人： Panasonic Corp , パナソニック株式会社
发明人： MURAKAMI DAISUKE
IPC分类号： H03K5/131 , H03K5/14
CPC分类号： G11C7/1072 , H03K5/131 , H03K5/14
摘要： PROBLEM TO BE SOLVED: To provide a delay circuit that can implement a sufficient delay amount adjustment range by increasing the frequency of updating the amount of delay of delay elements and suppressing control complexity.SOLUTION: A delay circuit 131 includes a first delay section 133 and a second delay section 132 connected in series to generate a delay signal 153 by delaying an input signal. The first delay section 133 has a first signal transmission path, and changes a first delay amount applied to the input signal by switching a signal transmission path for the transmission of the input signal of the first signal transmission path according to a first delay control valve 151. The second delay section 132 has a second signal transmission path, and changes a second delay amount applied to the input signal not by switching the second signal transmission path for the transmission of the input signal but according to a second delay control value 152.
摘要翻译：解决的问题：提供一种可以通过增加更新延迟元件的延迟量并抑制控制复杂度的频率来实现足够的延迟量调节范围的延迟电路。解决方案：延迟电路131包括串联连接的第一延迟部分133和第二延迟部分132，以通过延迟输入信号来产生延迟信号153。第一延迟部分133具有第一信号传输路径，并且通过根据第一延迟控制阀151切换用于传输第一信号传输路径的输入信号的信号传输路径来改变施加到输入信号的第一延迟量第二延迟部分132具有第二信号传输路径，而不是通过切换第二信号传输路径来改变施加到输入信号的第二延迟量，用于传输输入信号，而是根据第二延迟控制值152。 P>版权所有（C）2012，JPO＆INPIT

10. 发明专利

JP3478284B2 Semiconductor device 有权
公开(公告)号：JP3478284B2
公开(公告)日：2003-12-15
申请号：JP2001243801
申请日：2001-08-10
申请人：ソニー株式会社
发明人：將勝中井 , 毅裕関
IPC分类号： H01L21/822 , H01L21/8238 , H01L27/04 , H01L27/092 , H03K5/00 , H03K5/135 , H03K5/14 , H03K19/00 , H03L7/08 , H03L7/081
CPC分类号： H03L7/0805 , H03K5/133 , H03K5/135 , H03K5/14 , H03K2005/00026 , H03K2005/0011 , H03L7/0802 , H03L7/0814 , H03L7/0818

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