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1. 发明专利

JP5566941B2 Input circuit 有权
公开(公告)号：JP5566941B2
公开(公告)日：2014-08-06
申请号：JP2011081064
申请日：2011-03-31
申请人：株式会社東芝
发明人：勝小柳 , 幹彦伊東
IPC分类号： G11C16/06
CPC分类号： H03K19/017527

2. 发明专利

JP2012216265A Input circuit 有权
标题翻译：输入电路
公开(公告)号：JP2012216265A
公开(公告)日：2012-11-08
申请号：JP2011081064
申请日：2011-03-31
申请人： Toshiba Corp , 株式会社東芝
发明人： KOYANAGI MASARU , ITO MIKIHIKO
IPC分类号： G11C16/06
CPC分类号： H03K19/017527
摘要： PROBLEM TO BE SOLVED: To allow an input signal to be loaded at appropriate timing.SOLUTION: A first input circuit 10 detects an input signal IO and outputs a first output signal Din that is in-phase with the input signal IO. A second input circuit 20 detects a first strobe signal DQS and outputs a second output signal /DQSi. A third input circuit 30 detects a second strobe signal BDQS generated by inverting the first strobe signal DQS and outputs a third output signal /BDQSi. A data latch circuit 70 includes a first latch circuit L1 and a second latch circuit L2, and causes one of either the first latch circuit L1 or the second latch circuit L2 to latch the first output signal Din and permits the first output signal Din to be input to the other of either the first latch circuit L1 or the second latch circuit L2, based on the first output signal Din, the second output signal /DQSi and the third output signal /BDQSi.
摘要翻译：要解决的问题：允许在适当的时间加载输入信号。解决方案：第一输入电路10检测输入信号IO并输出与输入信号IO同相的第一输出信号Din。第二输入电路20检测第一选通信号DQS并输出第二输出信号DQSi。第三输入电路30检测通过反相第一选通信号DQS产生的第二选通信号BDQS，并输出第三输出信号/ BDQSi。数据锁存电路70包括第一锁存电路L1和第二锁存电路L2，并且使第一锁存电路L1或第二锁存电路L2中的任一个锁存第一输出信号Din，并使第一输出信号Din为基于第一输出信号Din，第二输出信号/ DQSi和第三输出信号/ BDQSi输入到第一锁存电路L1或第二锁存电路L2中的另一个。版权所有（C）2013，JPO＆INPIT

3. 发明专利

JPS6157118A Level converting circuit 失效
标题翻译：电平转换电路
公开(公告)号：JPS6157118A
公开(公告)日：1986-03-24
申请号：JP17964484
申请日：1984-08-29
申请人： Toshiba Corp
发明人： HARA HIROYUKI , SUGIMOTO YASUHIRO , NAKAMURA MICHINORI
IPC分类号： H03K19/017 , H03K19/0175
CPC分类号： H03K19/017527 , H03K19/01707
摘要： PURPOSE: To obtain a level converting circuit with low power consumption b combining a bipolar transistor (TR) and an MOS TR to attain high speed operation with less number of components.
CONSTITUTION: When an input terminal Q
1 is brought into H level and a Q
2 is ito L level, a TRT
2 is turned off and MOSTRsM
1 , M
2 are turned off. Since a constant current flows to an MOSTRM
3 by a fixed bias a potential at an output terminal O goes to a ground level. When the terminal Q
1 is brought into L level and the Q
2 is to H level, the TRT
1 is turned off and the TRT
2 is turned on and the MOSTRsM
1 , M
2 are turned o. Since a current flowing between the source and drain of the TRM
2 is set larger than the current flowing between the source and draiN OF Te MOSTRM
3 , when the TRM
2 is turned on, the potential at the terminal O goes to H level. A current flows only for the moment when the potential at the terminal O is switched from the H to L level and only a current for the constant current's share of the TRM
3 flows even when the level is switched from L to H, then the power consumption is less.
COPYRIGHT: (C)1986,JPO&Japio
摘要翻译：目的：获得具有低功耗b的电平转换电路b，组合双极晶体管（TR）和MOS TR，以较少数量的元件实现高速运行。构成：当输入端子Q1进入H电平且Q2为I电平时，TRT2关闭，MOSTRsM1，M2关断。由于恒定电流通过固定偏压流向MOSTRM3，所以输出端子O处的电位达到地电平。当端子Q1为L电平且Q2为H电平时，TRT1截止，TRT2导通，MOSTRsM1，M2转为o。由于在TRM2的源极和漏极之间流动的电流被设置为大于在源极和源极之间流动的电流，所以当TRM2导通时，端子O处的电位变为H电平。 A电流仅在端子O的电位从H切换到L电平的时刻流动，并且仅当电平从L切换到H时，TRM3的恒定电流份额的电流才流动，则功耗少了

4. 发明专利

JPS6119226A Level converting circuit 失效
标题翻译：电平转换电路
公开(公告)号：JPS6119226A
公开(公告)日：1986-01-28
申请号：JP13966184
申请日：1984-07-05
申请人： Hitachi Ltd
发明人： HONMA NORIYUKI , KITSUKAWA GOROU , SUZUKI MAKOTO
IPC分类号： H03K5/003 , H03K5/02 , H03K19/00 , H03K19/0175 , H03K19/018 , H03K19/0185 , H03K19/0944
CPC分类号： H03K19/0008 , H03K19/017527 , H03K19/01812 , H03K19/09448
摘要： PURPOSE: To decrease the delay time of the titled circuit by adopting a different gate drive voltage to each FET constituting a CMOS inverter to eliminate a multiple connection of the CMOS inverter and prevent a through-current at the steady state.
CONSTITUTION: The CMOS inverter consisting of a level shift emitter follower comprising a transistor (TR)Q
4 , of FETs M1, M2 of a current switch comprising TRs Q
2 , Q
3 and Q
6 is provided. Then a gate drive voltage being a prescribed value from the VCC at OFF-state is applied to the M1 and a gate drive voltage being a prescribed value from a VEE at OFF-state is fed to the M2 respectively so as not to drive gates of a pMOSFET-M1 and an nMOSFET-M2 by the same voltage. As a result, a complete CMOS level is obtained by one stage of the CMOS inverter. Further, the through-current of the steady state is prevented completely.
COPYRIGHT: (C)1986,JPO&Japio
摘要翻译：目的：通过对构成CMOS反相器的每个FET采用不同的栅极驱动电压来减少标称电路的延迟时间，以消除CMOS反相器的多重连接，并防止在稳定状态下的贯通电流。构成：提供由包括TRs Q2，Q3和Q6的电流开关的FET M1，M2的晶体管（TR）Q4的电平移动发射极跟随器构成的CMOS反相器。然后，从断开状态的VCC开始的规定值的栅极驱动电压被施加到M1，并且从断开状态的VEE中将作为规定值的栅极驱动电压分别馈送到M2，以不驱动门一个pMOSFET-M1和一个nMOSFET-M2。因此，通过CMOS反相器的一级获得完整的CMOS电平。此外，完全防止了稳态的贯通电流。

5. 发明专利

JP5956684B2 ドライバ回路有权
公开(公告)号：JP5956684B2
公开(公告)日：2016-07-27
申请号：JP2015521667
申请日：2013-07-03
申请人：フィニサーコーポレイション
发明人：ミャオ、ジェイソンワイ. , カロゲラキス、ジョルジオ , グエン、テリン
IPC分类号： H03K19/0175 , H03K17/687
CPC分类号： G05F1/625 , H03K19/00361 , H03K19/017509 , H03K19/017527

6. 发明专利

JP2015142174A 入力回路有权
标题翻译：输入电路
公开(公告)号：JP2015142174A
公开(公告)日：2015-08-03
申请号：JP2014012689
申请日：2014-01-27
申请人：株式会社東芝
发明人：寺内亮太 , 藤井伸介
IPC分类号： H03K19/0175 , H04L25/02
CPC分类号： H03K5/003 , H03K19/017527 , H03K19/017545 , H03K19/017563 , H03K5/086
摘要：【課題】タイミングマージンの低下を抑制することが可能な入力回路を提供する。【解決手段】入力回路は、前記第1のスイッチおよび前記第2のスイッチを制御する第1のスイッチ制御回路と、を備える。前記第1のスイッチ制御回路は、前記第1の入力信号および前記第2の入力信号がDC信号である第1の期間において、前記第1のスイッチおよび前記第2のスイッチをオフし、前記第1の入力信号および前記第2の入力信号がAC信号である第2の期間において、前記第1のスイッチおよび前記第2のスイッチをオンする。【選択図】図1
摘要翻译：要解决的问题：提供能够防止定时裕度降低的输入电路。解决方案：输入电路具有控制第一开关和第二开关的第一开关控制电路。在第一时段中，第一输入信号和第二输入信号是直流信号，第一开关控制电路控制第一开关和第二开关断开; 并且在第二时段中，第一输入信号和第二输入信号是AC信号，第一开关控制电路控制第一开关和第二开关导通。

7. 发明专利

JP3765350B2 Semiconductor integrated circuit 失效
公开(公告)号：JP3765350B2
公开(公告)日：2006-04-12
申请号：JP17615197
申请日：1997-07-01
申请人：株式会社ルネサステクノロジ
发明人：尊則廣田 , 康早川
IPC分类号： H03K19/0175 , H03K19/086
CPC分类号： H03K19/017527

8. 发明专利

JP2015526979A ドライバ回路有权
标题翻译：驱动电路
公开(公告)号：JP2015526979A
公开(公告)日：2015-09-10
申请号：JP2015521667
申请日：2013-07-03
申请人：フィニサーコーポレイション , フィニサーコーポレイション
发明人：ワイ．ミャオ、ジェイソン , ワイ．ミャオ、ジェイソン , カロゲラキス、ジョルジオ , グエン、テリン
IPC分类号： H03K17/687
CPC分类号： G05F1/625 , H03K19/00361 , H03K19/017509 , H03K19/017527
摘要：回路は、信号を受信するように構成された入力ノードと、負荷に結合されるように構成された出力ノードとを含む。回路は、入力ノードと出力ノードとの間に結合された第1回路をさらに含む。第1回路は、信号を受信して、この信号を出力ノードにおいて第1電圧で駆動するように構成されている。回路はさらに、出力ノードに結合された能動デバイスと、能動デバイスおよび入力ノードに結合された第2回路とを含む。第2回路は、信号を受信して、この信号を第2電圧で能動デバイスに送るように構成されている。
摘要翻译：电路包括配置输入节点处接收的信号，并且一个构造的输出节点被耦合到负载。电路进一步包括耦合在输入节点和输出节点之间的第一电路。所述第一电路接收该信号，并且被配置在所述信号的输出节点，以驱动所述第一电压。电路进一步包括耦合到所述输出节点的有源器件，以及耦合到所述有源器件和所述输入节点的第二电路。所述第二电路接收该信号，并且被配置为以第二电压发送有源器件的信号。

9. 发明专利

JP5385711B2 Data communication circuit, transmission equipment, reception equipment, transmitting and receiving system 有权
公开(公告)号：JP5385711B2
公开(公告)日：2014-01-08
申请号：JP2009162871
申请日：2009-07-09
申请人：パナソニック株式会社
发明人：智子千葉 , 浩一杉本 , 徹岩田
IPC分类号： H03K19/0175 , H04L25/02
CPC分类号： H04L25/028 , H03K19/003 , H03K19/017527

10. 发明专利

JP3538442B2 Level converting circuit 失效
公开(公告)号：JP3538442B2
公开(公告)日：2004-06-14
申请号：JP23394593
申请日：1993-09-20
申请人：富士通ヴィエルエスアイ株式会社 , 富士通株式会社
发明人：進加藤 , 岳人土井 , 清史松尾 , 剛森邊
IPC分类号： H03K19/0175 , H03K19/08
CPC分类号： H03K19/017527

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