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1. 发明专利

JP2017530541A 半導体デバイスにおけるタングステン合金审中-公开
公开(公告)号：JP2017530541A
公开(公告)日：2017-10-12
申请号：JP2016568938
申请日：2014-07-25
申请人：インテル・コーポレーション
发明人：カオ、ヤン , シャエスタギアチョウデュリイ、アクム , シャエスタギアチョウデュリイ、アクム , グルネス、ジェフ
IPC分类号： H01L23/532 , C22C19/03 , C22C19/07 , C22C27/04 , H01L21/3205 , H01L21/768
CPC分类号： H01L23/53261 , H01L21/288 , H01L21/76843 , H01L21/76849 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要：コバルト、タングステン、およびホウ素を含む導電性合金ならびにニッケル、タングステン、およびホウ素を含む導電性合金について説明する。これらの合金は、例えば、金属配線を形成するのに使用されてもよく、従来の銅または銅合金配線のライナー層として使用されてもよく、およびキャッピング層として機能してもよい。コバルト・タングステンおよびニッケル・タングステン合金は、無電解プロセスを用いて堆積されてよい。

2. 发明专利

JPWO2009119804A1 電子部品用薄膜配線および薄膜配線形成用スパッタリングターゲット材有权
公开(公告)号：JPWO2009119804A1
公开(公告)日：2011-07-28
申请号：JP2010505834
申请日：2009-03-27
申请人：日立金属株式会社
发明人：村田　英夫 , 英夫村田
IPC分类号： C22C27/04 , C23C14/14 , C23C14/34 , H01L21/285 , H01L21/3205 , H01L23/52
CPC分类号： H01L23/53261 , C22C27/04 , C23C14/165 , H01B1/02 , H01L2924/0002 , H01L2924/09701 , H01L2924/00
摘要：本発明の目的は、大型の基板への成膜においても、基板に反りが発生しない低抵抗で耐熱性、耐食性、基板との密着性に優れた新規なMo合金薄膜配線を提供することにある。本発明は、基板上に金属膜を形成した薄膜配線において、前記金属膜はMoと添加元素の総量を100原子%とした時、該添加元素としてNbを2〜15原子%、Wを2〜20原子%、Nb+Wで30原子%以下含有し、残部Moおよび不可避的不純物でなる電子部品用薄膜配線である。

3. 发明专利

JP2018137344A 半導体装置及びその製造方法审中-公开
公开(公告)号：JP2018137344A
公开(公告)日：2018-08-30
申请号：JP2017030914
申请日：2017-02-22
申请人：ルネサスエレクトロニクス株式会社
发明人：安部謙一郎
IPC分类号： H01L27/04 , H01L21/768 , H01L23/532 , H01L21/316 , H01L21/822
CPC分类号： H01L23/528 , H01L21/7682 , H01L21/76895 , H01L23/5222 , H01L23/5226 , H01L23/5228 , H01L23/53261 , H01L23/53295 , H01L29/0649
摘要：【課題】導電膜の抵抗値変動を抑制する半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、配線層と、絶縁膜と、金属膜と、層間絶縁膜とを備える。半導体基板は、第1面を有する。配線層は、第1面の上に配置される。配線層は、第1部分と、第1部分から離間して配置される第2部分とを有する。絶縁膜は、第1部分の上に配置される。金属膜は、絶縁膜上に配置される。層間絶縁膜は、絶縁膜及び金属膜を覆い、かつ第1部分と第2部分との間に位置する。第1部分と第2部分との間に位置する層間絶縁膜中には、エアギャップが設けられる。エアギャップは、第1面に交差する方向に延在する。【選択図】図3

4. 发明专利

JP5820416B2 半導体装置及びその製造方法有权
公开(公告)号：JP5820416B2
公开(公告)日：2015-11-24
申请号：JP2013061148
申请日：2013-03-22
申请人：株式会社東芝
发明人：北村政幸 , 坂田敦子 , 石崎健士 , 若月啓
IPC分类号： H01L27/10
CPC分类号： H01L23/53261 , H01L21/76877 , H01L23/53209 , H01L23/53238 , H01L23/53257 , H01L27/105 , H01L2924/0002

5. 发明专利

JP2018163928A 半導体装置の製造方法审中-公开
公开(公告)号：JP2018163928A
公开(公告)日：2018-10-18
申请号：JP2017059095
申请日：2017-03-24
申请人：住友電気工業株式会社 , 住友電工デバイス・イノベーション株式会社
发明人：市川弘之 , 西眞弘
IPC分类号： H01L21/338 , H01L29/778 , H01L29/812 , H01L21/28
CPC分类号： H01L21/76886 , H01L21/28575 , H01L23/53219 , H01L23/53261
摘要：【課題】オーミック電極の端部の荒れを抑制しかつオーミック接触抵抗を低減すること。【解決手段】窒化物半導体層18上にオーミック電極20を形成する工程と、前記窒化物半導体層上に、前記オーミック電極の側面を覆い、前記オーミック電極の上面に開口23を有する第1絶縁膜22を形成する工程と、前記オーミック電極の側面を前記第1絶縁膜が覆いかつ前記第1絶縁膜の開口から前記オーミック電極の上面が露出した状態で前記オーミック電極を熱処理する工程と、を含む半導体装置の製造方法。【選択図】図11

6. 发明专利

JPWO2012036017A1 誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法有权
公开(公告)号：JPWO2012036017A1
公开(公告)日：2014-02-03
申请号：JP2012533951
申请日：2011-09-06
申请人：株式会社村田製作所
发明人：俊幸中磯 , 俊幸中磯 , 竹島　裕 , 裕竹島 , 豊石浦 , 豊石浦 , 祐二入江 , 入江　　祐二 , 晋輔谷 , 晋輔谷 , 純 ▲高▼木 , 純 ▲高▼木
IPC分类号： H01L21/822 , H01L21/312 , H01L21/316 , H01L21/3205 , H01L21/768 , H01L21/82 , H01L23/522 , H01L27/04
CPC分类号： H01G4/33 , H01L23/5223 , H01L23/5252 , H01L23/528 , H01L23/53257 , H01L23/53261 , H01L27/016 , H01L2924/0002 , H01L2924/00
摘要：耐湿性の高い誘電体薄膜素子を提供する。誘電体薄膜素子10は、誘電体層22と、誘電体層22の上下面に形成されている一対の電極層21、23と、を有する容量部20と、容量部20を覆うように形成されている保護層30と、保護層30の上面まで引き出されている一対の配線層41、42と、表面金属層と、配線層41、42と電気的に接続されるように形成されている外部電極47、48と、を備えている。そして、表面金属層は、第1の表面金属層43、44と、第2の表面金属層45、46と、を有しており、第1の表面金属層43、44は、配線層41、42の開口部33、34の内面に沿った部分を覆うようにめっき法により形成されており、第2の表面金属層45、46は真空薄膜法により形成されており、第1の表面金属層43、44の端部は第2の表面金属層45、46の端部と接していることを特徴としている。

7. 发明专利

JP2012253148A Semiconductor device and manufacturing method of the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2012253148A
公开(公告)日：2012-12-20
申请号：JP2011123622
申请日：2011-06-01
申请人： Toshiba Corp , 株式会社東芝
发明人： ISHIZAKI KENJI , SAKATA ATSUKO , WADA JUNICHI , HASUNUMA MASAHIKO
IPC分类号： H01L21/3205 , H01L21/28 , H01L21/336 , H01L21/768 , H01L21/8242 , H01L21/8244 , H01L21/8247 , H01L23/532 , H01L27/105 , H01L27/108 , H01L27/11 , H01L27/115 , H01L29/78 , H01L29/788 , H01L29/792 , H01L45/00 , H01L49/00
CPC分类号： H01L27/101 , H01L21/764 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L21/76852 , H01L21/76867 , H01L21/76877 , H01L21/76886 , H01L21/76888 , H01L23/53261 , H01L23/53266 , H01L27/0688 , H01L27/11524 , H01L27/1157 , H01L27/2409 , H01L27/2436 , H01L27/2463 , H01L27/2481 , H01L45/06 , H01L45/08 , H01L45/085 , H01L45/1233 , H01L45/144 , H01L45/146 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To reduce the resistance of wiring.SOLUTION: A semiconductor device according to one embodiment includes: wiring 60 provided on a first interlayer dielectric film covering a semiconductor substrate 10; a cap layer 68 provided on an upper surface of the wiring 60; and a barrier film 62 provided between the wiring 60 and a second interlayer dielectric film. The wiring 60 includes a high melting point conductive layer, and the wiring width W1 of the wiring 60 is smaller than the width W2 of the cap layer 68. The barrier film 62 is formed by a compound of an element contained in the high melting point conductive layer 60 and inhibits impurities due to interlayer dielectric films 69, 70 covering the wiring 60 from diffusing in the wiring 60.
摘要翻译：要解决的问题：降低接线电阻。解决方案：根据一个实施例的半导体器件包括：设置在覆盖半导体衬底10的第一层间电介质膜上的布线60; 设置在布线60的上表面上的盖层68; 以及设置在布线60和第二层间电介质膜之间的阻挡膜62。布线60包括高熔点导电层，布线60的布线宽度W1小于盖层68的宽度W2。阻挡膜62由包含在高熔点中的元素的化合物形成导电层60，并且由于覆盖布线60的层间绝缘膜69,70阻止在布线60中扩散的杂质。（C）2013，JPO和INPIT

8. 发明专利

JP2018067680A 半導体装置审中-公开
公开(公告)号：JP2018067680A
公开(公告)日：2018-04-26
申请号：JP2016206964
申请日：2016-10-21
申请人：国立研究開発法人産業技術総合研究所 , 日産自動車株式会社
发明人：谷澤秀和 , 佐藤伸二 , 加藤史樹 , 佐藤弘 , 孝井健一 , 高橋弘樹 , 村上善則
IPC分类号： H01L21/3205 , H01L21/768 , H01L23/522 , H01L21/60
CPC分类号： H01L24/10 , H01L23/53219 , H01L23/53233 , H01L23/53247 , H01L23/53261 , H01L24/42 , H01L24/45 , H01L24/48 , H01L24/85 , H01L2224/05611 , H01L2224/05644 , H01L2224/45124 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/45565 , H01L2224/4847 , H01L2224/48472 , H01L2224/48477 , H01L2224/85205 , H01L2224/85801 , H01L2924/00014
摘要：【課題】簡便な構成を用いて、半導体チップ上の金属電極とこれに接続する金属配線との間の接合部の強度を、安定かつ強固にする。【解決手段】半導体チップ110上に形成された金属電極120の表面に、前記金属電極120を構成する金属と異なる金属もしくは合金からなる金属層130を有し、前記金属層130に接合部150を介して金属配線140が接続された半導体装置であって、前記金属層130を構成する金属は、前記金属電極120を構成する金属と異なる金属もしくは合金であり、前記接合部150には、前記金属配線140よりも硬い合金領域を有する。【選択図】図1

9. 发明专利

JP2016541113A コバルトベースの複数のインターコネクトおよびそれらの複数の製造方法审中-公开
标题翻译：钴基多个互连和它们的多个制造方法
公开(公告)号：JP2016541113A
公开(公告)日：2016-12-28
申请号：JP2016526908
申请日：2015-02-21
申请人：インテル・コーポレーション
发明人：ジェゼウスキ、クリストファー、ジェイ． , インドゥクリ、タジャスウィ、ケイ． , チェビアム、ラマナン、ヴィ． , カーヴァー、コリン、ティー．
IPC分类号： H01L21/768 , H01L21/28 , H01L21/3205 , H01L21/336 , H01L23/522 , H01L23/532 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L23/53209 , H01L21/76831 , H01L21/76843 , H01L21/76846 , H01L21/76847 , H01L21/76879 , H01L21/76882 , H01L21/76883 , H01L23/5226 , H01L23/53261 , H01L23/53266 , H01L23/53295 , H01L29/4966 , H01L29/7848 , H01L2924/0002 , H01L2924/00
摘要：一実施形態は、基板上に配置された誘電体層と、誘電体層の開口であって、側壁を有し、基板およびインターコネクトラインの少なくとも1つの導電性領域を露出させる開口と、導電性領域の上方および側壁上に配置されたマンガンを含む接着層と、開口内と接着層の表面上とに存在する、コバルトを含む充填材料とを備える金属インターコネクト構造。別の実施形態が本明細書に記載される。
摘要翻译：一个实施例中，设置在衬底上的介电层，所述介电层的开口具有侧壁和开口暴露所述衬底和互连线，导电区域中的至少一个导电区域金属互连结构，其包括粘合层，存在于打开所述粘合剂层的表面上，并且含钴包括上和锰，其被布置在的侧壁填充材料。另一种实施方案在此描述。

10. 发明专利

JP2014187208A Semiconductor device and manufacturing method of the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014187208A
公开(公告)日：2014-10-02
申请号：JP2013061148
申请日：2013-03-22
申请人： Toshiba Corp , 株式会社東芝
发明人： KITAMURA MASAYUKI , SAKATA ATSUKO , ISHIZAKI KENJI , WAKATSUKI SATOSHI
IPC分类号： H01L27/10 , H01L21/3205 , H01L21/768
CPC分类号： H01L23/53261 , H01L21/76877 , H01L23/53209 , H01L23/53238 , H01L23/53257 , H01L27/105 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device having a multilayer wiring structure which can inhibit an increase in resistance of wiring; and provide a manufacturing method of the semiconductor device.SOLUTION: A semiconductor device according to an embodiment comprises a substrate 1, a first interlayer insulation layer 2, a second interlayer insulation layer 3, a first trench 4, first wiring 6a, a second trench 5 and second wiring 7a. The first interlayer insulation layer is provided on the substrate. The second interlayer insulation layer is provided on the first interlayer insulation layer. The first trench pierces the second interlayer insulation layer from a surface of the second interlayer insulation layer and has a width less than twice a thickness of the second interlayer insulation layer. The first wiring is composed of first metal and buried in the first trench. The second trench pierces the second interlayer insulation layer from the surface of the second interlayer insulation layer and has a width larger than the width of the first trench. The second wiring is composed of second metal and buried in the second trench. The first metal has a shorter electron mean free path than an electron mean free path in the second metal.
摘要翻译：要解决的问题：提供一种可抑制布线电阻增加的具有多层布线结构的半导体器件; 并提供半导体器件的制造方法。根据实施例的半导体器件包括衬底1，第一层间绝缘层2，第二层间绝缘层3，第一沟槽4，第一布线6a，第二沟槽 5和第二布线7a。第一层间绝缘层设置在基板上。第二层间绝缘层设置在第一层间绝缘层上。第一沟槽从第二层间绝缘层的表面刺穿第二层间绝缘层，并且具有小于第二层间绝缘层的厚度的两倍的宽度。第一布线由第一金属构成，埋在第一沟槽中。第二沟槽从第二层间绝缘层的表面刺穿第二层间绝缘层，其宽度大于第一沟槽的宽度。第二布线由第二金属构成并埋在第二沟槽中。第一金属具有比第二金属中的电子平均自由程更短的电子平均自由程。

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