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1. 发明专利

JP6016525B2 間欠切断転写装置及びそれを用いた吸収性物品の製造方法有权
标题翻译：使用断续切削制造吸收性物品移载装置和它的方法
公开(公告)号：JP6016525B2
公开(公告)日：2016-10-26
申请号：JP2012184202
申请日：2012-08-23
申请人：花王株式会社
发明人：斉藤公二
IPC分类号： A61F13/15
CPC分类号： H01L21/266 , H01L21/762 , H01L21/823481 , H01L21/8236

2. 发明专利

JP2004356570A Field effect transistor and semiconductor device on which the field effect transistor is packaged 审中-公开
标题翻译：包含场效应晶体管的场效应晶体管和半导体器件
公开(公告)号：JP2004356570A
公开(公告)日：2004-12-16
申请号：JP2003155374
申请日：2003-05-30
申请人： Sony Corp , ソニー株式会社
发明人： WADA SHINICHI
IPC分类号： H01L27/095 , H01L21/338 , H01L21/8236 , H01L27/088 , H01L29/778 , H01L29/812
CPC分类号： H01L27/0883 , H01L21/8236 , H01L29/7787
摘要： PROBLEM TO BE SOLVED: To provide a field effect transistor with which a threshold voltage can be highly accurately set, and semiconductor device with said field effect transistor packaged thereon.
SOLUTION: In the field effect transistor, a threshold voltage change layer is provided for increasing/decreasing a concentration of a carrier in a channel layer of the field effect transistor, and the threshold voltage of the field effect transistor is changed by the threshold voltage change layer. Particularly, the threshold voltage change layer is formed on a semiconductor wafer. Besides, the threshold voltage change layer is formed by the ion implantation of impurities. The semiconductor device packages such a field effect transistor thereon.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种可以高精度地设定阈值电压的场效应晶体管，并且在其上封装有所述场效应晶体管的半导体器件。解决方案：在场效应晶体管中，提供阈值电压变化层以增加/减小场效应晶体管的沟道层中的载流子的浓度，场效应晶体管的阈值电压由阈值电压变化层。特别地，阈值电压变化层形成在半导体晶片上。此外，通过杂质的离子注入形成阈值电压变化层。半导体器件在其上封装这样的场效应晶体管。版权所有（C）2005，JPO＆NCIPI

3. 发明专利

JP2018081943A 窒化物半導体装置审中-公开
公开(公告)号：JP2018081943A
公开(公告)日：2018-05-24
申请号：JP2015062597
申请日：2015-03-25
申请人：シャープ株式会社
发明人：栗田大佑 , 福見公孝 , 永久哲三
IPC分类号： H01L21/338 , H01L29/808 , H01L29/812 , H01L29/778 , H01L21/336 , H01L29/78 , H01L21/8236 , H01L27/088 , H01L21/337
CPC分类号： H01L21/8236 , H01L27/088 , H01L27/095 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
摘要：【課題】高周波動作時にノーマリーオフ側のゲート電極にゲート信号を入力した際に、ノーマリーオン側のゲート電極の動作が不安定になることを抑制する。【解決手段】窒化物半導体装置は、ソース電極(5)およびドレイン電極(6)と、第1トランジスタ素子(101)の第1ゲート電極(7)と、第2トランジスタ素子(102)の第2ゲート電極(8)と、上記第2ゲート電極(8)と上記ドレイン電極(6)との間における上記窒化物半導体層(9)の表面に形成された下部絶縁膜(10)とを備え、上記第1トランジスタ素子(101)と上記第2トランジスタ素子(102)とはカスコード接続されており、上記第1ゲート電極(7)と上記第2ゲート電極(8)との間の少なくとも一部を覆うと共に、上記下部絶縁膜(10)よりも比誘電率が小さい上部絶縁膜(14)が形成されている。【選択図】図1

4. 发明专利

JP5848171B2 アクティブ発振防止付き複合半導体デバイス有权
标题翻译：与有源振荡防止复合半导体器件
公开(公告)号：JP5848171B2
公开(公告)日：2016-01-27
申请号：JP2012059460
申请日：2012-03-15
申请人：インターナショナルレクティフィアーコーポレイション
发明人：ブラミアントニー , ジェイソンチャン
IPC分类号： H01L21/338 , H01L29/778 , H01L29/812 , H01L21/8234 , H01L27/088 , H01L27/095
CPC分类号： H01L27/085 , H01L21/8236 , H01L21/8258 , H01L27/0883 , H01L29/16 , H01L29/2003 , H01L29/78 , H03K17/107 , H03K17/168 , H03K17/567 , H01L25/18 , H01L2924/0002 , H03K17/302

5. 发明专利

JP2015501079A 信頼性が高められたハイパワー半導体電子部品有权
标题翻译：高功率半导体电子部件的可靠性提高
公开(公告)号：JP2015501079A
公开(公告)日：2015-01-08
申请号：JP2014534786
申请日：2012-10-05
申请人：トランスフォームインコーポレーテッド , トランスフォームインコーポレーテッド
发明人：ケー．ラル，ラケシュ , ケー．ラル，ラケシュ , コフィー，ロバート , ウー，イーフェン , パリク，プリミット , ドラ，ユバラジ , ミシュラ，ウメシュ , チョウドリー，シュラバンティ , フィヒテンバウム，ニコラス
IPC分类号： H01L21/8232 , H01L21/28 , H01L21/336 , H01L21/338 , H01L21/8236 , H01L25/07 , H01L25/18 , H01L27/06 , H01L27/088 , H01L27/095 , H01L29/06 , H01L29/778 , H01L29/78 , H01L29/812 , H01L29/872
CPC分类号： H01L27/0288 , H01L21/8236 , H01L25/00 , H01L27/0629 , H01L28/20 , H01L29/2003 , H01L29/42376 , H01L29/4238 , H01L29/7786 , H01L29/872 , H01L2924/0002 , H03K17/102 , H03K2017/6875 , Y10T29/49117 , H01L2924/00
摘要：電子部品は、デプリーションモードトランジスタ、エンハンスメントモードトランジスタ及び抵抗器を備える。デプリーションモードトランジスタは、エンハンスメントモードトランジスタより高い降伏電圧を有する。抵抗器の第1の端子は、エンハンスメントモードトランジスタのソースに電気的に接続されており、抵抗器の第2の端子及びデプリーションモードトランジスタのソースは、それぞれエンハンスメントモードトランジスタのドレインに電気的に接続されている。デプリーションモードトランジスタのゲートは、エンハンスメントモードトランジスタのソースに電気的に接続してもよい。【選択図】図4A
摘要翻译：电子元件，包括耗尽型晶体管，增强型晶体管和电阻器。耗尽型晶体管具有比所述增强型晶体管高的击穿电压。电阻器的第一端子电连接到所述增强型晶体管的源极，所述第二端子和耗尽型晶体管的电阻器的源极分别电到所述增强型晶体管的漏极它连接。所述耗尽型晶体管的栅极可被电连接到所述增强型晶体管的源极。点域4A

6. 发明专利

JP6234642B1 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタの製造方法有权
公开(公告)号：JP6234642B1
公开(公告)日：2017-11-22
申请号：JP2017525423
申请日：2016-12-13
申请人：三菱電機株式会社
发明人：平野梨伊 , 井上和式
IPC分类号： H01L21/336 , G09F9/30 , G02F1/1368 , H01L29/786
CPC分类号： G02F1/1368 , H01L21/8236 , H01L27/088 , H01L29/786
摘要：チャネル領域が酸化物半導体で構成されたTFTに関し、ソース電極およびドレイン電極の近傍で光励起されるホールに起因した閾値電圧シフトを抑制して、信頼性を向上させる。下層半導体層(140)が、酸化物半導体層(130)とゲート絶縁膜(120)との間に部分的に設けられている。下層半導体層(140)は、酸化物半導体層(130)がソース電極(151)に重なっているソース重なり領域(171)と、酸化物半導体層(130)がドレイン電極(152)に重なっているドレイン重なり領域(172)と、のうちの少なくとも一方に存在している。これに対し、ソース重なり領域(171)とドレイン重なり領域(172)との間には、下層半導体層(140)が存在しない領域が設けられている。

7. 发明专利

JP2014082515A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2014082515A
公开(公告)日：2014-05-08
申请号：JP2013261083
申请日：2013-12-18
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： YAMAZAKI SHUNPEI , KOYAMA JUN , MIYAKE HIROYUKI , TAKAHASHI KEI , TOYOTAKA KOHEI , TSUBUKI MASASHI , NODA KOSEI , KUWABARA HIDEAKI
IPC分类号： H01L29/786
CPC分类号： H01L29/26 , G06K19/07758 , G11C7/00 , G11C19/28 , H01L21/8236 , H01L23/66 , H01L27/0883 , H01L27/1225 , H01L29/24 , H01L29/66969 , H01L29/78609 , H01L29/7869 , H01L29/78696 , H01L2223/6677 , H02M3/07
摘要： PROBLEM TO BE SOLVED: To reduce leakage current and parasitic capacitance of a transistor used for an LSI, a CPU, or a memory.SOLUTION: A semiconductor integrated circuit such as an LSI, a CPU, or a memory is manufactured by using a thin film transistor in which a channel region is formed by using an oxide semiconductor which is an intrinsic or substantially intrinsic semiconductor by removing impurities serving as electron donors (donors) in the oxide semiconductor and has larger energy gap than that of a silicon semiconductor. With use of the thin film transistor using a highly purified oxide semiconductor layer with sufficiently reduced hydrogen concentration, a semiconductor device with low power consumption due to leakage current can be realized.
摘要翻译：要解决的问题：为了减少用于LSI，CPU或存储器的晶体管的漏电流和寄生电容。解决方案：通过使用薄的半导体器件制造诸如LSI，CPU或存储器的半导体集成电路其中通过使用氧化物半导体形成沟道区，该氧化物半导体是通过除去在氧化物半导体中作为电子给体（供体）的杂质，并且具有比硅半导体更大的能隙，该氧化物半导体是本征或本质上的半导体。通过使用具有充分降低的氢浓度的高度纯化的氧化物半导体层的薄膜晶体管，可以实现由于漏电流而具有低功耗的半导体器件。

8. 发明专利

JP2013115433A Semiconductor device and method of manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2013115433A
公开(公告)日：2013-06-10
申请号：JP2012256142
申请日：2012-11-22
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： MAEDA SHIGENOBU , NOH HYUN-PIL , LEE CHOONG-HO , HAM SEOG-HEON
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/423 , H01L29/49
CPC分类号： H01L21/8236 , H01L21/77 , H01L21/823418 , H01L21/823431 , H01L21/823462 , H01L21/823814 , H01L21/823821 , H01L21/823857 , H01L25/00 , H01L27/00 , H01L27/0883 , H01L29/66545 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same.SOLUTION: A semiconductor device includes: a semiconductor substrate 100 that has a high-voltage region and a low-voltage region; a high-voltage transistor TR-I that is formed in the high-voltage region and has a first active region 110-I, a first source/drain region 114-I, a first gate insulating film 130, and a first gate electrode 202-I; and a low-voltage transistor TR-II that is formed in the low-voltage region and has a second active region 110-II, a second source/drain region 114-II, a second gate insulating film 310, and a second gate electrode 320. The thickness of the second source/drain region is thinner than that of the first source/drain region.
摘要翻译：要解决的问题：提供一种半导体器件及其制造方法。解决方案：半导体器件包括：具有高电压区域和低电压区域的半导体衬底100; 高电压晶体管TR-1形成在高电压区域并具有第一有源区110-1，第一源极/漏极区114-1，第一栅极绝缘膜130和第一栅极电极202 -一世; 以及低电压晶体管TR-II，其形成在低电压区域中并且具有第二有源区域110-II，第二源极/漏极区域114-II，第二栅极绝缘膜310和第二栅极电极第二源极/漏极区域的厚度比第一源极/漏极区域的厚度薄。版权所有（C）2013，JPO＆INPIT

9. 发明专利

JP2007158105A Integrated circuit and manufacturing method therefor 审中-公开
标题翻译：集成电路及其制造方法
公开(公告)号：JP2007158105A
公开(公告)日：2007-06-21
申请号：JP2005352396
申请日：2005-12-06
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： SETO CHIKA , UCHIDA MIKIYA , KANEZAKI EMI , MIMURO KEN
IPC分类号： H01L21/8236 , H01L27/088 , H01L27/146
CPC分类号： H01L21/761 , H01L21/823412 , H01L21/823418 , H01L21/8236 , H01L21/823807 , H01L21/823814 , H01L27/0883
摘要： PROBLEM TO BE SOLVED: To provide an integrated circuit having both of enhancement-type and depression-type MOS transistors that have different thresholds, in at least one conductive transistor where the variance of the threshold and modulation degree are small and the modulation degree is large, and to provide a solid-state imaging device equipped with the integrated circuit and a manufacturing method of them.
SOLUTION: The integrated circuit is provided with a first conductive semiconductor substrate, enhancement-type MOS transistors, and depression type MOS transistors formed on the semiconductor substrate and having a channel region under a gate electrode 12. On one or more depression-type MOS transistors, an injection region 5a is formed having first conductive impurities of the same concentration as that of the semiconductor substrate and second conductive impurities which serves as a reverse conductive type, and the concentration of the second conductive impurities in the injection area is higher than that of the first conductive impurities.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了提供一种具有不同阈值的增强型和凹陷型MOS晶体管两者的集成电路，其中阈值和调制度的变化小的至少一个导电晶体管和调制程度大，并且提供配备有集成电路的固态成像装置及其制造方法。解决方案：集成电路设置有形成在半导体衬底上并在栅电极12下方具有沟道区的第一导电半导体衬底，增强型MOS晶体管和凹陷型MOS晶体管。在一个或多个凹陷型MOS晶体管上，形成具有与半导体衬底相同浓度的第一导电杂质和用作反向导电型的第二导电杂质的注入区5a，并且注入区中的第二导电杂质的浓度较高比第一导电杂质的。版权所有（C）2007，JPO＆INPIT

10. 发明专利

JPS59149044A Manufacture of semiconductor device 失效
标题翻译：半导体器件的制造
公开(公告)号：JPS59149044A
公开(公告)日：1984-08-25
申请号：JP2443383
申请日：1983-02-15
申请人： Sanyo Electric Co Ltd
发明人： KITAMURA YUUJI
IPC分类号： H01L27/088 , H01L21/8236 , H01L29/78
CPC分类号： H01L21/8236
摘要： PURPOSE:To reduce the number of contacts, and to miniaturize and integrate a semiconductor device containing an inverter circuit by using an enhancement type transistor as an Mo gate and a depletion type transistor as an Al gate. CONSTITUTION:An Mo layer is formed on the whole surface of a P-type silicon substrate 9, an Mo gate electrode 17 is formed on a gate oxide film 13 in a transistor region 11, which must be formed to an enhancement type through etching, while an Mo mask 18 coating a gate oxide film 13 in a residual transist or region 11, which must be formed to a depletion type, and Mo wiring 19 are formed, N-type As , P , etc. are implanted and source-drain regions 14 in the transistor region 11, which must be formed to the enhancement type, are formed again through self-alignment, and gate length is determined. An inter-layer insulating film 20 is formed on the whole surface of the substrate 9, the insulating film 20 on the Mo mask 18 and the Mo mask 18 are removed, and an N type impurity, such as As , P , etc. is implanted through the gate oxide film 13 to form the transistor region 11 to the depletion type. Al Wirings 23 to the source-drain regions 14, etc. are formed while an Al gate electrode 24 is formed on the gate oxide film 13 in the depletion type transistor region 11.
摘要翻译：目的：通过使用增强型晶体管作为Mo栅极和耗尽型晶体管作为Al栅极，减少触点数量，并且使包含反相器电路的半导体器件小型化并集成。构成：在P型硅衬底9的整个表面上形成Mo层，在栅极氧化膜13上形成Mo栅电极17，晶体管区域11必须通过蚀刻形成为增强型，而Mo形掩模18在必须形成为耗尽型的残留转移区域11中形成栅极氧化膜13，并且形成Mo布线19，N型As +，P ++等。并且必须通过自对准再次形成必须形成为增强型的晶体管区域11中的源极 - 漏极区域14，并且确定栅极长度。在基板9的整个表面上形成层间绝缘膜20，除去Mo掩模18和Mo掩模18上的绝缘膜20，并将N型杂质如As + +等等通过栅极氧化膜13注入，以形成耗尽型晶体管区域11。在耗尽型晶体管区域11中的栅极氧化膜13上形成Al栅电极24至源极 - 漏极区域14等。

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