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1. 发明专利

JPWO2017056132A1 半導体装置审中-公开
公开(公告)号：JPWO2017056132A1
公开(公告)日：2018-07-19
申请号：JP2015005013
申请日：2015-10-01
申请人：ルネサスエレクトロニクス株式会社
发明人：山中翔 , 平木俊行 , 堀田義彦 , 入田隆宏
IPC分类号： G06F13/38 , G06F13/362
CPC分类号： G06F13/1673 , G06F13/1605 , G06F13/362 , G06F13/4068 , G11C11/406
摘要：本発明に係る半導体装置は、複数のマスタ(100)と、メモリコントローラ(400a)と、複数のマスタ(100)とメモリコントローラ(400a)とを接続するバスと、複数のマスタ(100)のQoS情報を格納するQoS情報レジスタ(610)と、メモリコントローラ(400a)のバッファ(401)の空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部(602)と、QoS情報レジスタ(610)のQoS情報、及び権利付与数制御部(602)からの権利付与可能数に基づいて、アクセス権の権利付与先のマスタ(100)を選択する権利付与選択制御部(603a)と、権利付与選択制御部(603a)からのアクセス権が未付与であるマスタ(100)のリクエストを通さないリクエスト発行制御部(201a)と、を備える。

2. 发明专利

JP2018112883A 半導体記憶装置审中-公开
公开(公告)号：JP2018112883A
公开(公告)日：2018-07-19
申请号：JP2017002767
申请日：2017-01-11
申请人：東芝メモリ株式会社
发明人：置田一仁
IPC分类号： G06F3/08 , G06F12/00 , G06F12/06 , G06F3/06
CPC分类号： G06F13/18 , G06F3/0611 , G06F3/0659 , G06F3/067 , G06F13/1605 , G06F13/4282
摘要：【課題】半導体記憶装置の性能を向上させる。【解決手段】実施形態の半導体記憶装置は、第1の単位ごとにデータの書き込みが行われるm個(mは2以上の自然数)の不揮発性半導体メモリと、ホストから受信したライトコマンドに応じ、不揮発性半導体メモリのうちのN個(Nはm≧Nを満たす自然数)へ並列してデータを転送するコントローラと、ホストから受信したデータを一時的に格納するバッファと、を具備する。そしてコントローラは、バッファからN個の不揮発性半導体メモリに転送する第1データの量に応じてNを変更する。【選択図】図18

3. 发明专利

JP6348234B2 メモリコントローラ、メモリ制御方法および半導体記憶装置有权
公开(公告)号：JP6348234B2
公开(公告)日：2018-06-27
申请号：JP2017540447
申请日：2015-09-18
申请人：株式会社日立製作所
发明人：池田康浩 , 植松裕 , 押見匡貢
IPC分类号： G06F13/16
CPC分类号： G06F13/1684 , G06F13/1605 , G06F13/1694

4. 发明专利

JP2017511545A メモリコントローラにおける細粒度帯域幅プロビジョニング有权
公开(公告)号：JP2017511545A
公开(公告)日：2017-04-20
申请号：JP2016560970
申请日：2015-04-06
申请人：マイクロソフトテクノロジーライセンシング,エルエルシー , マイクロソフトテクノロジーライセンシング,エルエルシー
发明人：コーク，ノン，トアイ , カリー，スーザン , アンドリュース，ジェフリー , セル，ジョン , ポー，ケヴィン
IPC分类号： G06F12/00
CPC分类号： G06F3/0613 , G06F3/0631 , G06F3/0674 , G06F13/1605 , G06F13/1626 , G06F13/1642 , G06F13/1668
摘要：細粒度QoSロジックを適用するためのシステム及び方法が提供される。本システムは、メモリコントローラを含み得る。メモリコントローラは、複数のマスタからバスファブリックを介してメモリアクセス要求を受信するよう構成されている。メモリコントローラは、複数のマスタの各マスタの優先順位レベルを決定し、さらに、メモリデータバス上で各マスタにより消費されるメモリデータバス帯域幅の量を決定する。複数のマスタの各マスタに割り当てられた各マスタに割り当てられた優先順位クラスと、各マスタにより消費されるメモリデータバス帯域幅の量と、に基づいて、メモリコントローラは、細粒度QoSロジックを適用して、メモリ要求のスケジュールを算出する。このスケジュールに基づいて、メモリコントローラは、メモリ要求をメモリコマンドに変換し、メモリコマンドバスを介してメモリコマンドをメモリデバイスに送信し、メモリデバイスからメモリデータバスを介して応答を受信する。

5. 发明专利

JP6113964B2 動的ポート優先割当能力を有しているメモリコントローラー有权
公开(公告)号：JP6113964B2
公开(公告)日：2017-04-12
申请号：JP2012121896
申请日：2012-05-29
申请人：アルテラコーポレイション , Altera Corporation
发明人：マイケルエイチ. エム. チュー , ジェフリーシュルツ , チアカンサン , ラビッシュカパシ
IPC分类号： G06F12/00
CPC分类号： G06F13/1626 , G06F13/16 , G06F13/1605 , G06F13/18

6. 发明专利

JP2016536666A 信頼性の高い動作に適したメモリコントローラを有するデータプロセッサ及び方法有权
标题翻译：数据处理器和方法与存储器控制器适合于可靠的操作
公开(公告)号：JP2016536666A
公开(公告)日：2016-11-24
申请号：JP2016519863
申请日：2014-10-06
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated , アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：エム．ブランドルケビン , エム．ブランドルケビン
IPC分类号： G06F12/00 , G06F12/16 , G11C11/406 , G11C11/407
CPC分类号： G11C11/40603 , G06F13/1605 , G06F13/1642
摘要：データプロセッサは、メモリアクセスエージェントと、メモリコントローラと、を備える。メモリアクセスエージェントは、メモリに対する複数のアクセスを生成する。メモリコントローラは、メモリアクセスエージェントに接続されており、メモリの特性に基づく順序で複数のメモリアクセスをスケジュールする。メモリの特性には、所定の時間窓におけるメモリのロウに対するアクティベートコマンドの許容数を示すロウサイクルページ時間(tRCPAGE)が含まれる。【選択図】図3
摘要翻译：数据处理器包括存储器访问剂，和存储器控制器。存储器访问代理生成多个对存储器的访问的。存储器控制器被连接到存储器访问代理，来调度在基于存储器的特性的顺序的多个存储器访问。存储器的特性包括指示用于行存储器激活命令的允许数目（tRCPAGE）是在预定的时间窗周期行页面的时间。点域

7. 发明专利

JPWO2013027261A1 情報処理装置及びスケジューリング方法有权
标题翻译：信息处理装置和调度方法
公开(公告)号：JPWO2013027261A1
公开(公告)日：2015-03-05
申请号：JP2013529801
申请日：2011-08-23
申请人：富士通株式会社
发明人：信之小池 , 信之小池 , 十四広宮本 , 十四広宮本
IPC分类号： G06F12/08
CPC分类号： G06F12/0802 , G06F12/08 , G06F13/00 , G06F13/1605 , G06F13/1689 , Y02D10/13 , Y02D10/14
摘要：メモリ(10)に対するメモリアクセス要求を発行する少なくとも一つのアクセス部(3)と、前記アクセス部(3)から発行されたメモリアクセス要求を調停する調停部(4)と、前記調停部(4)による調停結果に応じたメモリアクセス要求の発行元のアクセス部(3)に対して、前記メモリ(10)に対するメモリアクセスを実行させる管理部(8)と、少なくとも一つのキャッシュメモリ(22)を介して前記メモリ(10)に対するアクセスを行なう処理部(2)と、前記アクセス部(3)により発行された前記メモリアクセス要求に係る処理を、予め設定された保留時間の間、保留する一方、前記保留時間が満了する前に前記処理部(2)における前記少なくとも一つのキャッシュメモリ(22)の電源がオフになった場合に、前記メモリアクセス要求に係る処理の保留を解除するタイミング調整部(5)と、を備える。
摘要翻译：至少一个存取单元发出对存储器（10）（3）和所述仲裁单元的存储器访问请求为从所述接入单元仲裁发出的存储器访问请求（3）和（4），所述仲裁单元（4）针对发出根据管理单元的仲裁结果的存储器访问请求（3），以执行存储器访问到所述存储器（10）和（8），通过至少一个高速缓冲存储器（22）的访问部用于执行到所述存储器（10）和（2）中，存取单元根据由（3），预先设定的保持时间的存储器访问请求发出的进程访问处理单元中碲，而保持，该当的在保持时间之前的处理器的电源期满（2）至少一个高速缓冲存储器（22）根据所述存储器访问请求关断时，定时调整用于释放过程的保持（5），和。

8. 发明专利

JP5541355B2 Multi-core processor system, arbitration circuit control method, control method, and the arbitration circuit control program 有权
公开(公告)号：JP5541355B2
公开(公告)日：2014-07-09
申请号：JP2012505399
申请日：2010-03-18
申请人：富士通株式会社
发明人：浩一郎山下 , 宏真山内
IPC分类号： G06F12/00
CPC分类号： G06F9/5083 , G06F9/5016 , G06F13/16 , G06F13/1605 , G06F13/1652

10. 发明专利

JP2014508361A Memory Interface 有权
公开(公告)号：JP2014508361A
公开(公告)日：2014-04-03
申请号：JP2013557998
申请日：2011-03-14
申请人：ヒューレット−パッカードデベロップメントカンパニーエル.ピー.Hewlett‐Packard Development Company, L.P.
发明人：ウドゥピ・アニルッダ・ナゲンドラン , ムラリマノハー・ナビーン , ジュピー・ノーマン・ポール , バラスブラモニアン・ラジーブ , デビス・アラン・リン
IPC分类号： G06F12/00
CPC分类号： G06F13/3625 , G06F13/1605 , G06F13/1689
摘要：本開示は、メモリ・アクセス操作を処理するための方法を提供する。この方法は、メモリ・モジュールの総メモリ待ち時間に少なくとも部分的に基づいて固定応答時間を求めることを含む。この方法はさらに、メモリ・モジュールからデータ・バスを介して戻りデータを受け取るための使用可能なタイム・スロットを識別することを含み、現時点のクロック・サイクルと使用可能なタイム・スロットの時間差は固定応答時間以上である。この方法はまた、使用可能なタイム・スロットを予約することによって第１のスロット予約を生成することを含む。この方法はまた、データ・バスを介してメモリ・モジュールに読取り要求を発行することを含み、この読取り要求は、第１のスロット予約の時間から固定応答時間を減算することによって求められるクロック・サイクルで発行される。

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