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1. 发明专利

JP6097222B2 メモリ用連続的ページ読み出し有权
公开(公告)号：JP6097222B2
公开(公告)日：2017-03-15
申请号：JP2013544994
申请日：2010-12-24
申请人：マイクロンテクノロジー, インク.
发明人：シェン,ジュン , チャン,イーファ
IPC分类号： G11C16/06 , G11C16/02
CPC分类号： G06F12/0862 , G06F12/0215 , G11C16/26 , G11C7/1039 , G11C8/04 , G06F2212/1016 , G06F2212/2022 , G06F2212/6022 , G06F2212/654

2. 发明专利

JP2016526220A プログラム可能な最適化を有するメモリネットワークプロセッサ审中-公开
标题翻译：具有可编程存储器的优化网络处理器
公开(公告)号：JP2016526220A
公开(公告)日：2016-09-01
申请号：JP2016515113
申请日：2014-05-23
申请人：コーヒレント・ロジックス・インコーポレーテッド
发明人：ドーア，マイケル・ビー , ドブス，カール・エス , ソルカ，マイケル・ビー , トロシーノ，マイケル・アール , フォークナー，ケネス・アール , バインドロス，キース・エム , アーヤ，サミール , ベアーズリー，ジョン・マーク , ギブソン，デビッド・エー
IPC分类号： G06F9/30 , G06F15/173
CPC分类号： G06F9/3005 , G06F9/30083 , G06F9/30145 , G06F9/30181 , G06F9/3802 , G06F9/3851 , G06F9/3853 , G06F9/3867 , G06F9/3885 , G06F12/0215
摘要：高パフォーマンス及び低電力散逸のために最適化された処理要素を有するマルチプロセッサシステムと、関連する上記処理要素をプログラミングする方法との、様々な実施形態が開示される。各処理要素は、フェッチユニットと、複数のアドレス生成器ユニットと、複数のパイプライン化されたデータ経路とを備えてよい。フェッチユニットは、マルチパート命令を受信するよう構成されてよく、このマルチパート命令は複数のフィールドを含む。第1のアドレス生成器ユニットは、複数のフィールドのうちの第1のフィールドに応じた算術演算を実施するよう構成されてよい。第2のアドレス生成器ユニットは、複数のアドレスのうちの少なくとも1つのアドレスを生成するよう構成されてよく、各アドレスは、複数のフィールドそれぞれに依存する。並列アセンブリ言語を用いて、複数のアドレス生成器ユニット及び複数のパイプライン化されたデータ経路を制御してよい。【選択図】図20
摘要翻译：有用于高性能和低功耗的优化处理元件的多处理器系统，编程的相关联的方法，所述处理单元，各种实施例中公开。每一个处理元件可以包括获取单元，多个地址生成器单元的，和多个流水线数据路径。提取单元可以被配置为接收多部的指令，所述多部分指令包括多个字段。第一地址生成单元可被配置成根据所述多个字段的第一字段来实现的算术运算。第二地址生成器单元可以被配置为生成所述多个地址中的至少一个地址，每个地址是取决于每个多个字段的。具有平行的汇编语言可以控制多个地址生成器单元和多个流水线数据路径。 .The 20

3. 发明专利

JP2013543195A Streaming equation in the display pipe translation 有权
公开(公告)号：JP2013543195A
公开(公告)日：2013-11-28
申请号：JP2013539882
申请日：2011-11-04
申请人：アップルインコーポレイテッド
发明人：ジョセフピーブラット , ピーターエフホーランド
IPC分类号： G06F12/10 , G06F12/08
CPC分类号： G06F12/0215 , G06F12/0802 , G06F12/0862 , G06F12/1027 , G06F12/123 , G06F2212/302 , G06F2212/654
摘要：或る実施形態では、ディスプレイパイプは、ディスプレイパイプが表示のために読み出そうとしている画像に対応する１つ又はそれ以上の翻訳ユニットを含んでいる。それぞれの翻訳ユニットは、画像データのフェッチに先行して翻訳をプリフェッチするように構成されており、ディスプレイパイプでの翻訳ミスが（少なくとも大抵の場合は）防止される。翻訳ユニットは、翻訳を先入れ先出し（ＦＩＦＯ）式に維持しており、ディスプレイパイプフェッチハードウェアは、所与の単数又は複数の翻訳がもはや要らなくなったら翻訳ユニットに通知する。翻訳ユニットは識別された翻訳を無効にし、直近にプリフェッチされた仮想ページに連なる仮想ページについての追加の翻訳をプリフェッチすることになる。

4. 发明专利

JP2013045072A Arithmetic unit 有权
标题翻译：算术单位
公开(公告)号：JP2013045072A
公开(公告)日：2013-03-04
申请号：JP2011184938
申请日：2011-08-26
申请人： Toshiba Corp , 株式会社東芝
发明人： SHIMIZU HIDEO
IPC分类号： G09C1/00
CPC分类号： G06F9/3001 , G06F12/0215 , G06F21/602 , G06F2212/1008 , H04L9/0631 , H04L2209/122
摘要： PROBLEM TO BE SOLVED: To miniaturize an arithmetic unit.SOLUTION: An arithmetic unit is connected to a storage unit where N pieces of data are stored in consecutive addresses with respect to each type of the data, to execute operations in a preliminarily determined cryptographic method. The arithmetic unit includes an operation section, an address generation section, and a control section. The operation section executes a plurality of kinds of arithmetic processing for use in the cryptographic method. The address generation section generates an address in the storage unit where data for use in arithmetic processing is stored, on the basis of upper bits of an address of a leading piece of data out of N pieces of data of a type for use in arithmetic processing and an offset which is a value corresponding to a counter value updated in response to designation and is based on the address of the leading piece of data. The control section controls the operation section to execute arithmetic processing in the order determined by the cryptographic method and designates updating of the counter value at timing when the type of data for use in arithmetic processing is changed and at timing when data for use in arithmetic processing is changed.
摘要翻译：要解决的问题：为了使算术单元小型化。解决方案：算术单元连接到存储单元，其中N个数据相对于每种类型的数据存储在连续地址中，以预先确定的密码方式执行操作。算术单元包括操作部分，地址生成部分和控制部分。操作部分执行用于密码方法的多种运算处理。地址生成部生成存储在数据处理用数据的存储单元中的地址，基于用于算术处理的N个数据类型的数据中的前导数据的地址的高位以及偏移量，其是对应于响应于指定而更新的计数器值的偏移量，并且基于前导数据的地址。控制部分控制操作部分按照由密码方法确定的顺序执行算术处理，并且在用于算术处理的数据类型改变的定时和在算术处理中使用的数据的定时指定计数器值的更新改变了版权所有（C）2013，JPO＆INPIT

5. 发明专利

JP4875981B2 Prefetch control in a data processing system 有权
公开(公告)号：JP4875981B2
公开(公告)日：2012-02-15
申请号：JP2006521871
申请日：2004-07-13
申请人：フリースケールセミコンダクターインコーポレイテッド
发明人：エム．マリク、アフザル , シー．モイヤー、ウィリアム , ウォンリー、レア
IPC分类号： G06F9/38 , G06F20060101 , G06F12/00 , G06F12/02 , G06F12/08
CPC分类号： G06F12/0215 , Y02D10/13
摘要： In one embodiment, a data processing system ( 10 ) includes a first master, storage circuitry ( 35 ) coupled to the first master ( 12 ) for use by the first master ( 12 ), a first control storage circuit ( 38 ) which stores a first prefetch limit ( 60 ), a prefetch buffer ( 42 ), and prefetch circuitry ( 40 ) coupled to the first control storage circuit, to the prefetch buffer, and to the storage circuitry. In one embodiment, the prefetch circuitry ( 40 ) selectively prefetches a predetermined number of lines from the storage circuitry into the prefetch buffer ( 42 ) based on whether or not a prefetch counter, initially set to a value indicated by the first prefetch limit, has expired. In one embodiment, the first prefetch limit may therefore be used to control how many prefetches occur between misses in the prefetch buffer.

6. 发明专利

JP2012503224A Filtering of cache to use the active low 有权
公开(公告)号：JP2012503224A
公开(公告)日：2012-02-02
申请号：JP2011526358
申请日：2009-08-25
申请人：モサイド・テクノロジーズ・インコーポレーテッド
发明人：ナギ・ナシーフ・メキール
IPC分类号： G06F12/08
CPC分类号： G06F12/0888 , G06F12/0215 , G06F12/0897
摘要： A method and apparatus used within memory and data processing that reduces the number of references allowed in processor cache by using active rows to reject references that are less frequently used from the cache. Comparators within a memory controller are used to generate a signal indicative of a row hit or miss, which signal is then applied to one or more demultiplexers to enable or disable transfer of a memory reference to processor cache locations. The cache may be level one (L1) or level two (L2) caches including data and or instructions or some combination of L1, L2, data, and instructions.

7. 发明专利

JP2012009048A Method and device for transmitting memory prefetch command on bus 有权
标题翻译：用于在总线上发送存储器预置命令的方法和设备
公开(公告)号：JP2012009048A
公开(公告)日：2012-01-12
申请号：JP2011170908
申请日：2011-08-04
申请人： Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： RICHARD GERALD HOFFMAN , MARK MICHAEL SHAFFER
IPC分类号： G06F12/02
CPC分类号： G06F9/383 , G06F12/0215 , G06F13/161
摘要： PROBLEM TO BE SOLVED: To reduce a standby time associated with an external memory device in response to a prefetch request.SOLUTION: A CPU 108 transmits a prefetch command via a system bus 114 to an SDRAM memory controller 110. The SDRAM memory controller 110 reads data from a page, and stores the data in a prefetch buffer. When receiving the next prefetch command before receiving a read request in the prefetch buffer, the SDRAM memory controller 110 abandons the data.

9. 发明专利

JP4658112B2 Prefetching from the dynamic random access memory to the static random access memory 有权
公开(公告)号：JP4658112B2
公开(公告)日：2011-03-23
申请号：JP2007329083
申请日：2007-12-20
申请人：インテルコーポレイション
发明人：ピーディベールジョン , ダブリュマッコーリードナルド , ピーブラックブライアン , エムアナヴァラムムラリ
IPC分类号： G06F12/08
CPC分类号： G06F12/0862 , G06F9/30043 , G06F9/3455 , G06F9/3802 , G06F9/383 , G06F12/0215 , G06F2212/6028 , Y02D10/13
摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for prefetching from a dynamic random access memory (DRAM) to a static random access memory (SRAM). In some embodiments, prefetch logic receives a prefetch hint associated with a load instruction. The prefetch logic may transfer two or more cache lines from an open page in the DRAM to the SRAM based, at least in part, on the prefetch hint.

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