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1. 发明专利

JP2014526141A A method of electrically coupled to a plurality of semiconductor dies are contacted with test access interface located in the scribe line of the wafer, device, and system 有权
公开(公告)号：JP2014526141A
公开(公告)日：2014-10-02
申请号：JP2014518520
申请日：2011-06-30
申请人：アドバンテスト (シンガポール) プライベートリミテッド
发明人：ジョンディバティスタ，ラリー , パッカードガーリー，ダンカン
IPC分类号： H01L21/66 , H01L21/3205 , H01L21/768 , H01L21/82 , H01L21/822 , H01L23/522 , H01L27/04
CPC分类号： G01R1/0491 , G01R31/318511 , G06F17/5072 , H01L22/32 , H01L2224/16 , H01L2924/1461 , H01L2924/00
摘要：半導体素子が第１のウェハを含み、第１のウェハは、ｉ）複数の半導体ダイと、ｉｉ）この半導体ダイのうちの１つ以上と隣接する複数のスクライブラインと、ｉｉｉ）これらのスクライブラインのうちの１つ以上に位置する検査アクセスインタフェースであって、標準化された物理的配置を有する第１の複数の基板貫通導体を有する検査アクセスインタフェースと、ｉｖ）基板貫通導体のうちの少なくとも幾つかと、半導体ダイのうちの少なくとも１つとの間の電気的結合と、を有する。このタイプ及び他のタイプの半導体素子を検査する方法、装置、及びシステムも開示されている。
【選択図】図１

2. 发明专利

JP5306343B2 Test substrate manufacturing equipment, substrate manufacturing method for the test, and, program 有权
公开(公告)号：JP5306343B2
公开(公告)日：2013-10-02
申请号：JP2010514300
申请日：2008-05-29
申请人：株式会社アドバンテスト
发明人：大輔渡邊 , 昌克須田 , 俊幸岡安
IPC分类号： H01L21/66 , G01R31/28
CPC分类号： G01R31/318511 , G01R31/31718
摘要： A test substrate manufacturing apparatus comprising a test circuit database that stores circuit data of a plurality of types of test circuits in association with a plurality of types of testing content; a definition information storing section that stores definition information defining arrangements of device pads of devices under test and testing content to be performed for each of the device pads; and a lithography data generating section that generates lithography data for the test substrate by (i) selecting, from the test circuit database, circuit data of each test circuit to be connected to a device pad based on the testing content defined by the definition information stored in the definition information storing section and (ii) determining positions on the test substrate where the test circuits corresponding to the selected circuit data are formed using lithography, based on the arrangements of the device pads as defined by the definition information.

3. 发明专利

JP5269896B2 Test wafer unit, and, test system 有权
公开(公告)号：JP5269896B2
公开(公告)日：2013-08-21
申请号：JP2010515691
申请日：2008-06-02
申请人：株式会社アドバンテスト
发明人：大輔渡邊 , 俊幸岡安
IPC分类号： H01L21/66 , G01R31/28
CPC分类号： G01R31/31917 , G01R31/318511 , H01L22/32

4. 发明专利

JP5081240B2 Semiconductor device 有权
公开(公告)号：JP5081240B2
公开(公告)日：2012-11-28
申请号：JP2009520228
申请日：2007-06-25
申请人：太陽誘電株式会社
发明人：正幸佐藤
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/1776 , G01R31/318511 , G01R31/318516 , G11C29/56 , H03K19/17728 , H03K19/17736

5. 发明专利

JPWO2009141907A1 試験用ウエハユニットおよび試験システム有权
公开(公告)号：JPWO2009141907A1
公开(公告)日：2011-09-29
申请号：JP2010512889
申请日：2008-05-21
申请人：株式会社アドバンテスト
发明人：康男徳永 , 康男徳永 , 芳雄甲元 , 芳雄甲元
IPC分类号： H01L21/66 , G01R31/26 , G01R31/28
CPC分类号： G01R31/318511 , G01R31/31723
摘要：被試験ウエハに形成された複数の被試験デバイスを試験する試験用ウエハユニットにおいて、同一の半導体ウエハに形成され、異なる機能を有する複数種類が、それぞれの被試験デバイス毎に設けられる複数の試験回路と、被試験デバイスのそれぞれのパッドに、いずれの種類の試験回路を電気的に接続するかを選択する選択部とを設けることで、実行すべき試験内容に応じた試験回路を選択して、被試験デバイスに接続することができ、多様な被試験デバイスを試験することができ、また、被試験デバイスに対して多様な試験を実行することができる。

6. 发明专利

JP2011128159A Method and device for measuring signal 审中-公开
标题翻译：用于测量信号的方法和装置
公开(公告)号：JP2011128159A
公开(公告)日：2011-06-30
申请号：JP2010281329
申请日：2010-12-17
申请人： Tektronix Inc , テクトロニクス・インコーポレイテッドTektronix,Inc.
发明人： MOOYMAN-BECK BART A , WOOLHISER ROBERT J , COSGROVE KEVIN E , KNIERIM DANIEL G
IPC分类号： G01R31/28 , G01R31/26
CPC分类号： G01R31/318511 , G01R31/318513 , H01L2224/16225 , H01L2225/06596 , H01L2924/15192 , H01L2924/15311 , H01L2924/157
摘要： PROBLEM TO BE SOLVED: To measure a signal of a die arranged in a package.
SOLUTION: A device includes at least one die 12 and 14 and a measuring apparatus 44 in an insulating substrate 16, at least one conductive path for electrically connecting the die to the measuring apparatus, and the other conductive path for electrically connecting the measuring apparatus to an electrode on the surface of an insulating substrate. The electrode of the insulating substrate is electrically connected to an electrode 20 of a circuit board 18, and the measurement apparatus is electrically connected to the electrode of the circuit board. An interface port is disposed in the circuit board and is electrically connected to the electrode of the circuit board. A signal is transmitted between the dies and the interface port via the measuring apparatus.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：测量布置在包装中的模具的信号。解决方案：一种器件包括绝缘衬底16中的至少一个管芯12和14以及测量装置44，用于将管芯电连接到测量装置的至少一个导电路径，以及用于电连接测量装置到绝缘基板表面上的电极。绝缘基板的电极与电路基板18的电极20电连接，测量装置与电路基板的电极电连接。接口端口设置在电路板中并与电路板的电极电连接。信号通过测量装置在管芯和接口端口之间传输。版权所有（C）2011，JPO＆INPIT

7. 发明专利

JP2011097098A Technique for evaluating fabrication of semiconductor component and wafer 审中-公开
标题翻译：用于评估半导体元件和波形的制造技术
公开(公告)号：JP2011097098A
公开(公告)日：2011-05-12
申请号：JP2011009582
申请日：2011-01-20
申请人： Tau-Metrix Inc , タウ−メトリックスインコーポレイテッドTau−Metrix, Inc.
发明人： AGHABABAZADEH MAJID , ESTABIL JOSE J , PAKDAMAN NADAR , STEINBRUECK GARY L , VICKERS JAMES S
IPC分类号： H01L21/66 , G01R31/28 , G01R31/317 , G01R31/3185 , H01L23/544
CPC分类号： H01L22/20 , G01R31/2831 , G01R31/3025 , G01R31/31707 , G01R31/31718 , G01R31/318505 , G01R31/318511 , H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a mechanism for analyzing a fabrication of a wafer. SOLUTION: The fabrication of the wafer may be analyzed starting from when the wafer is in a partially fabricated state. The value of a specified performance parameter may be determined at a plurality of locations on an active area of a die of the wafer. The specified performance parameter is known to be indicative of a particular fabrication process in the fabrication. Evaluation information may then be obtained based on a variance of the value of the performance parameter at the plurality of locations. This may be done without affecting a usability of a chip that is created from the die. The evaluation information may be used to evaluate how one or more processes including the particular fabrication process indicated by the performance parameter value has been performed. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供用于分析晶片制造的机构。解决方案：可以从晶片处于部分制造状态开始分析晶片的制造。可以在晶片的管芯的有效区域上的多个位置处确定指定性能参数的值。已知指定的性能参数指示制造中的特定制造工艺。然后可以基于多个位置处的性能参数的值的方差来获得评估信息。这可以在不影响从芯片产生的芯片的可用性的情况下完成。评估信息可以用于评估包括由性能参数值指示的特定制造过程的一个或多个处理是否已被执行。版权所有（C）2011，JPO＆INPIT

8. 发明专利

JP2010287891A Test apparatus and method for testing a plurality of devices, and semiconductor wafer level test device 有权
标题翻译：用于测试多种器件的测试装置和方法以及半导体波形级测试装置
公开(公告)号：JP2010287891A
公开(公告)日：2010-12-24
申请号：JP2010129538
申请日：2010-06-07
申请人： Internatl Business Mach Corp , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人： AGARWAL KANAK BEHARI , JERRY D HAYES , MASSEY JOHN GREG , STRONG ALVIN WAYNE , NAZMUL HABIB
IPC分类号： H01L21/66
CPC分类号： G01R31/2621 , G01R31/318511
摘要： PROBLEM TO BE SOLVED: To provide a system and a method for obtaining statistical data by using a high-speed and simple method in a wafer level while using a wafer level test device. SOLUTION: In the system and method, parallel stress is applied to all DUTs in an arbitrary chip to shorten stress time, and then while preventing the generation of relaxation by holding the other DUTs of the chip at a stressed state, each DUT of the chip can be individually tested. As one application, a negative temperature bias instability (NTBI) phenomenon of a transistor device can be analyzed by obtained statistical data. Although acquisition of statistical data may be extremely important for the NBTI in accordance with the size reduction of a device as the behavior of the NBTI is known, the structure and method can be used to apply stress to many DUTs in order to obtain reliability mechanisms of many techniques by means of minimal and appropriate adjustment. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种使用晶片级测试装置时在晶片级中使用高速简单的方法来获得统计数据的系统和方法。解决方案：在系统和方法中，并行应力施加到任意芯片上的所有DUT，以缩短应力时间，然后通过将芯片的其他DUT保持在应力状态，同时防止产生松弛，每个DUT 的芯片可以单独测试。作为一个应用，可以通过获得的统计数据来分析晶体管器件的负温度偏差不稳定性（NTBI）现象。尽管统计数据的获取对于NBTI来说对NBTI的尺寸减小可能是非常重要的，因为NBTI的行为是已知的，但结构和方法可以用于将应力应用于许多DUT，以获得可靠性机制许多技术通过最小化和适当的调整。版权所有（C）2011，JPO＆INPIT

9. 发明专利

JP2010512512A Resource sharing in the semiconductor device test system 审中-公开
公开(公告)号：JP2010512512A
公开(公告)日：2010-04-22
申请号：JP2009540382
申请日：2007-11-25
申请人：フォームファクター, インコーポレイテッド
发明人：エルドリッジ，ベンジャミン，エヌ． , スポーク，エー．，ニコラス , チラフト，マシュー，イー． , ヘンソン，ロイ，ジェイ．
IPC分类号： G01R31/28 , H01L21/66
CPC分类号： G01R31/31926 , G01R31/318511
摘要：複数のＤＵＴプローブグループのプローブを、単一テスターチャネルと並列に接続することができる。１つの態様では、テスターチャネルを１つのＤＵＴプローブグループのプローブから他のＤＵＴプローブグループのプローブに効果的に切り換えるために、ディジタルポテンシオメータを使用することができる。他の態様では、抵抗器と並列接続されたスイッチがそのような切換えを達成することができる。さらに他の態様では、内部ＤＵＴ回路をテスターチャネルに効果的に接続し、また分離するために、各ＤＵＴのチップ選択端子を使用することができる。そのように接続された複数のＤＵＴプローブグループは、異なるパターンのＤＵＴを試験するために異なるパターンのＤＵＴプローブグループを作ってテスターチャネルの共用を容易にするために使用することができる。
【選択図】図１０

10. 发明专利

JP2006261504A Semiconductor apparatus and its testing method 审中-公开
标题翻译：半导体器件及其测试方法
公开(公告)号：JP2006261504A
公开(公告)日：2006-09-28
申请号：JP2005078973
申请日：2005-03-18
申请人： Fujitsu Ltd , 富士通株式会社
发明人： OKAMOTO KOZO
IPC分类号： H01L21/66 , G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31703 , G01R31/318511
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor apparatus and its testing method wherein the number of semiconductor chips to be tested simultaneously is increased to materialize an efficient test of the semiconductor apparatus, and also a high reliable test of the semiconductor apparatus can be materialized.
SOLUTION: The semiconductor apparatus has a semiconductor chip area 12 formed on a semiconductor wafer 10 and containing a semiconductor integrated circuit; a scribe line 14 provided adjacent to the semiconductor chip area 12; and a test element 18 which is formed to be electrically separated from the semiconductor integrated circuit of the semiconductor chip area 12 on the scribe line 14, for controlling a tester signal to input when the semiconductor integrated circuit is tested. The semiconductor integrated circuit of the semiconductor chip area 12 is electrically connected to the test element 18 through wirings 38
L , 38
R provided in a probe card 16.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：为了提供一种半导体装置及其测试方法，其中增加了待测试的半导体芯片的数量以实现半导体装置的有效测试，并且半导体装置的高可靠性测试也可以实现。解决方案：半导体器件具有形成在半导体晶片10上并包含半导体集成电路的半导体芯片区域12; 与半导体芯片区域12相邻设置的划线14; 以及测试元件18，其被形成为与划线14上的半导体芯片区域12的半导体集成电路电隔离，用于在测试半导体集成电路时控制测试器信号输入。半导体芯片区域12的半导体集成电路通过设置在探针卡16中的布线38S / SB> 38S / SB>与测试元件18电连接。（C）2006，JPO＆NCIPI

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