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1. 发明专利

JP2015042979A 検査装置及び検査方法审中-公开
标题翻译：检查装置和检查方法
公开(公告)号：JP2015042979A
公开(公告)日：2015-03-05
申请号：JP2014165119
申请日：2014-08-14
申请人：富士通株式会社 , Fujitsu Ltd
发明人： DONALD JAY RACKLEY
IPC分类号： G01R31/02
CPC分类号： G01R31/2887 , G01R31/046 , G01R31/31713
摘要：【課題】電子素子の素子ピンの接続状態を適切に検査すること。【解決手段】一形態による装置は、センサと、センサに電気的に接続されるインジケータと、複数の第1経路を有する第1ベース部と、複数の第2経路を有し、第1ベース部及びセンサの間に設けられる第2ベース部と、複数のピンとを含む。複数のピンの各々は第1端部及び第2端部を有し、第1端部がセンサから遠ざかる方向に第1ベース部を超えて伸び、かつ第2端部がセンサに近付く方向に第2ベース部を超えて伸びるように、ピンの各々は第1経路の各々及び第2経路の各々を貫通する。ピンの各々がピンの長さ方向軸に沿って動くように、ピンの各々は第1及び第2経路に対して可動に設けられる。センサは、複数のピンの全てのピンがセンサの近くに存在しているか否かを判別するように機能する。【選択図】図4
摘要翻译：要解决的问题：适当地检查电子元件的元件销的连接状态。解决方案：根据一个实施例的装置包括：传感器; 电连接到传感器的指示器; 第一基部，具有多个第一路径; 第二基部，具有多个第二路径，并且设置在所述第一基部与所述传感器之间; 和多个销。每个销包括第一端部部分和第二端部部分，并且穿过第一路径和每条第二路径中的每一条，使得第一端部部分在与传感器分离的方向上延伸超出第一基部部分，使得第二端部在接近传感器的方向上延伸超过第二基部。每个销相对于第一和第二路径可移动地设置成沿销的纵向轴线移动。传感器用于区分传感器附近是否存在所有引脚。

2. 发明专利

JP4380907B2 Semiconductor test system supporting multiple virtual testers 有权
公开(公告)号：JP4380907B2
公开(公告)日：2009-12-09
申请号：JP2000347460
申请日：2000-11-09
申请人：株式会社アドバンテスト
发明人：ジェイムス・アラン・ターンキスト
IPC分类号： G01R31/26 , G01R31/28 , G01R31/317 , G01R31/319
CPC分类号： G01R31/31908 , G01R31/31713

3. 发明专利

JP2009510802A Output level voltage adjustment 有权
公开(公告)号：JP2009510802A
公开(公告)日：2009-03-12
申请号：JP2008515744
申请日：2006-05-25
申请人：アトメル・コーポレイションAtmel Corporation
发明人：ブラスマール，ガタン , ボッタロ，アンリ
IPC分类号： H03K19/0175
CPC分类号： G05F3/24 , G01R31/31703 , G01R31/31713
摘要：ピン出力レベルを基準レベル（６０）に適合させる回路において、デジタル比較器（２０）はデバイスの出力ピンからの出力電圧（４０）を基準電圧レベル（６０）と比較する。比較器（２０）は比較器出力（５０、５２）の極性および前のクロック周期の比較器出力の登録された極性に依拠して信号を状態マシン（２２）へ送り、状態マシンは、クロック制御された信号をセンス回路（２１）および電圧レギュレータ（３０）へ送る。センス回路（２１）は、誤差信号の極性が逆になるまで、クロック制御された間隔で基準電圧（６０）に向けて出力レベルに漸進的に段を付けるようスイッチ抵抗のネットワーク（２８）内の抵抗を修正することができる。出力電圧（４０）が基準電圧（６０）閾値を横切ると、比較器（２０）は状態を反転させ、出力ピン電圧を基準電圧レベル（６０）へ調整し続ける。

4. 发明专利

JPWO2006080111A1 半導体集積回路及びシステムＬＳＩ有权
公开(公告)号：JPWO2006080111A1
公开(公告)日：2008-06-19
申请号：JP2007500418
申请日：2005-09-27
申请人：松下電器産業株式会社
发明人：恭輝前田 , 恭輝前田 , 俊則前田 , 俊則前田
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318594 , G01R31/31713 , G01R31/3172
摘要：半導体集積回路11に接続されたグランド端子30又は電源端子31からグランド/電源信号104を取り込む入力/入出力パッド103と、この入力/入出力パッド103を介して入力されるグランド/電源信号104の出力を選択的に切り替えるスイッチ105と、スイッチ105から出力されたスイッチ出力信号122に基づいて検査期待値信号21を生成する期待値生成回路13とを備えた検査期待値プログラム回路100を半導体集積回路11内部に構成する。

5. 发明专利

JP2007188931A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2007188931A
公开(公告)日：2007-07-26
申请号：JP2006003437
申请日：2006-01-11
申请人： Toshiba Corp , 株式会社東芝
发明人： TOMONO MORIYASU
IPC分类号： H01L21/822 , G01R31/28 , H01L21/66 , H01L27/04
CPC分类号： G01R31/31713 , G01R31/31721 , H01L24/06 , H01L2224/05554 , H01L2924/14 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device which can withstand plural wafer test steps. SOLUTION: The semiconductor device is provided with a test objective circuit 1, a test non-objective circuit 2, a first pad group to be used for the test objective circuit 1, and a second pad group to be used for the test non-objective circuit 2. The first pad group includes at least a plurality of divided pads, and the second pad group is comprised of one pad, respectively. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种可以承受多个晶片测试步骤的半导体器件。
解决方案：半导体器件设置有测试对象电路1，测试非对象电路2，用于测试对象电路1的第一焊盘组和用于测试的第二焊盘组非目标电路2.第一焊盘组包括至少多个划分的焊盘，并且第二焊盘组分别由一个焊盘组成。版权所有（C）2007，JPO＆INPIT

6. 发明专利

JP3908908B2 Semiconductor integrated circuit device 有权
标题翻译：空值
公开(公告)号：JP3908908B2
公开(公告)日：2007-04-25
申请号：JP2000595377
申请日：1999-01-22
申请人：株式会社ルネサステクノロジ
发明人：俊夫宮本 , 章二宿利 , 五郎橘川 , 朝雄西村
IPC分类号： H01L21/66 , G01R31/26 , G01R31/28 , H01L23/58
CPC分类号： H01L22/32 , G01R31/2884 , G01R31/31713 , H01L2224/02379 , H01L2224/0392 , H01L2924/0002 , H01L2924/00

7. 发明专利

JP2006138662A Semiconductor device and its evaluation circuit 有权
标题翻译：半导体器件及其评估电路
公开(公告)号：JP2006138662A
公开(公告)日：2006-06-01
申请号：JP2004326424
申请日：2004-11-10
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： MORISHIGE KAZUYUKI
IPC分类号： G01R31/28 , H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： G01R31/3172 , G01R31/31713 , G01R31/31721
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and an evaluation circuit for evaluating the electric potential of a plurality of nodes under measurement by using a single pad for evaluation to solve the problem that a multitude of pads for evaluation are needed for evaluating input/output between function blocks and the output of internally-generated voltage thus increasing a pad area for evaluation, as semiconductor devices are systematized.
SOLUTION: This evaluation circuit comprises: the single pad for evaluation; a first inverter circuit using the electric potential of a first node under measurement as a first power source and using the electric potential of a second node under measurement as a second power source; and a second inverter circuit loop-connected to the first inverter circuit. The potential of the first and second nodes can be evaluated while switching between them by initializing the evaluation circuit at a high level or a low level. This makes it possible to reduce the number of pads for evaluation.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：为了提供一种用于评估测量中的多个节点的电位的半导体器件和评估电路，通过使用用于评估的单个垫来解决需要用于评估的多个焊盘的问题评估功能块之间的输入/输出和内部产生的电压的输出，从而增加用于评估的焊盘区域，因为半导体器件被系统化。
解决方案：该评估电路包括：用于评估的单个焊盘; 使用被测量的第一节点的电位作为第一电源并使用被测量的第二节点的电位作为第二电源的第一逆变器电路; 以及与所述第一反相器电路环路连接的第二逆变器电路。可以通过将评估电路初始化为高电平或低电平来在第一和第二节点之间切换之间进行评估。这使得可以减少用于评估的焊盘的数量。版权所有（C）2006，JPO＆NCIPI

8. 发明专利

JP5058158B2 Output level voltage adjustment 有权
公开(公告)号：JP5058158B2
公开(公告)日：2012-10-24
申请号：JP2008515744
申请日：2006-05-25
申请人：アトメル・コーポレイションAtmel Corporation
发明人：ブラスマール，ガタン , ボッタロ，アンリ
IPC分类号： H03K19/0175
CPC分类号： G05F3/24 , G01R31/31703 , G01R31/31713

9. 发明专利

JP2012198983A Inspection method and apparatus for integrated circuit device 审中-公开
标题翻译：集成电路设备检测方法和装置
公开(公告)号：JP2012198983A
公开(公告)日：2012-10-18
申请号：JP2012136759
申请日：2012-06-18
申请人： Invensys Corp , インヴェンサス・コーポレイション
发明人： PARRIS MICHAEL C , JONES JR OSCAR FREDERICK
IPC分类号： G11C29/10
CPC分类号： G01R31/31713 , G11C29/10 , G11C29/56 , G11C2029/0409
摘要： PROBLEM TO BE SOLVED: To provide a data reverse register technique for integrated circuit memory inspection in which data input signals are selectively reversed in a predetermined pattern to maximize the probability of identifying failures during inspection.SOLUTION: On predetermined input/output (I/O), data input may be reversed to create a desired inspection pattern (for example, data stripe) which is "the worst case" for an I/O circuit or a column stripe which is "the worst case" for memory arrays. Next, a circuit of this technique matches the pattern for a data output path, and reverses appropriate data output so as to obtain expected test data. In this way, an inspection mode is transparent to any memory tester.
摘要翻译：要解决的问题：提供用于集成电路存储器检查的数据反向寄存器技术，其中数据输入信号以预定模式选择性地反转，以最大化在检查期间识别故障的可能性。
解决方案：在预定的输入/输出（I / O）上，可以反转数据输入，以创建I / O电路或列的“最差情况”的所需检查模式（例如数据条带）条纹是存储器阵列的“最坏情况”。接下来，该技术的电路与数据输出路径的模式相匹配，并且反转适当的数据输出，以获得预期的测试数据。这样，检查模式对于任何记忆测试仪都是透明的。版权所有（C）2013，JPO＆INPIT

10. 发明专利

JP2008524594A Bidirectional buffer for taking the test system channel and interface 审中-公开
公开(公告)号：JP2008524594A
公开(公告)日：2008-07-10
申请号：JP2007546937
申请日：2005-12-15
申请人：フォームファクター, インコーポレイテッド
发明人：チャールズエー．ミラー，
IPC分类号： G01R31/28 , G01R1/073 , H01L21/66
CPC分类号： G01R31/2889 , G01R31/31713
摘要：エミッタフォロワートランジスタまたはソースフォロワートランジスタは、低電力ＤＵＴがテストシステムチャネルを駆動することができるようにするために、ＤＵＴとテストシステムコントローラとの間に、ウエハテストシステムのチャネルにおいて提供される。バイパス抵抗器は、双方向信号伝達がＤＵＴチャネルとテストシステムコントローラとの間に提供されることができるようにするために、およびパラメトリックテストが実行されることができるようにするために、エミッタフォロワートランジスタのベースとエミッタとの間に含まれる。エミッタフォロワートランジスタおよびバイパス抵抗器は、プローブカード上に提供され得、プルダウンターミネーション回路は、テストシステムコントローラに含まれる。テストシステムコントローラは、エミッタフォロワートランジスタのベース・エミッタ電圧降下に対する補正を提供し得る。

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