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    • 1. 发明专利
    • 半導体装置およびその製造方法
    • 半导体器件及其制造方法
    • JP2015056486A
    • 2015-03-23
    • JP2013188369
    • 2013-09-11
    • 株式会社東芝Toshiba Corp
    • YOSHIOKA AKIRASUGIYAMA TORUSAITO YASUNOBUTSUDA KUNIO
    • H01L21/337H01L21/28H01L21/336H01L21/338H01L29/12H01L29/417H01L29/778H01L29/78H01L29/808H01L29/812
    • H01L29/7787H01L29/2003H01L29/205H01L29/4236H01L29/66462H01L29/66674H01L29/66712H01L29/66734H01L29/7788H01L29/7813H01L29/7827
    • 【課題】p型のGaN系半導体へのコンタクト抵抗を低減できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、n型の第1のGaN系半導体層と、第1のGaN系半導体層上の、第1のGaN系半導体層側の低不純物濃度領域と、第1のGaN系半導体層と反対側の高不純物濃度領域とを有するp型の第2のGaN系半導体層と、第2のGaN系半導体層の第1のGaN系半導体層と反対側のn型の第3のGaN系半導体層と、一端が第3のGaN系半導体層または第3のGaN系半導体層より上に位置し、他端が第1のGaN系半導体層に位置し、ゲート絶縁膜を介して第3のGaN系半導体層、低不純物濃度領域、第1のGaN系半導体層に隣接するゲート電極と、第3のGaN系半導体層上の第1の電極と、高不純物濃度領域上の第2の電極と、第1のGaN系半導体層の第2のGaN系半導体層と反対側の第3の電極と、を備える。【選択図】図1
    • 要解决的问题:提供可以降低p型GaN基半导体的接触电阻的半导体器件。解决方案:一个实施例的半导体器件包括:n型第一GaN基半导体层; 在第一GaN基半导体层侧的第一GaN基半导体层上具有低杂质浓度区域的p型第二GaN基半导体层和第一GaN基半导体层上的高杂质浓度区域 与第一GaN基半导体相对的一侧; 在与第一GaN基半导体层相反一侧的第二GaN基半导体层上的n型第三GaN基半导体层; 栅电极,其一端位于第三GaN基半导体层中,或位于第三GaN基半导体层之上,另一端位于第一GaN基半导体层中,并且与第三GaN基半导体 层,低杂质浓度区域和第一GaN基半导体层经由栅极绝缘膜; 第三GaN基半导体层上的第一电极;高杂质浓度区域上的第二电极; 以及与第二GaN基半导体层相反一侧的第一GaN基半导体层上的第三电极。
    • 4. 发明专利
    • Nitride semiconductor device
    • 氮化物半导体器件
    • JP2011176195A
    • 2011-09-08
    • JP2010040079
    • 2010-02-25
    • Toshiba Corp株式会社東芝
    • YOSHIOKA HIROSHISAITO YASUNOBUFUJIMOTO HIDETOSHIONO TETSUYANODA TAKAO
    • H01L21/338H01L29/778H01L29/78H01L29/812
    • H01L29/7787H01L29/0692H01L29/1037H01L29/2003H01L29/4232H01L29/66462
    • PROBLEM TO BE SOLVED: To reduce variance in threshold voltage of an enhancement GaN-based HFET.
      SOLUTION: In a nitride semiconductor device 80, a protrusion portion 51 is formed at an upper portion of an undoped GaN layer 3 by second recess etching. On the protrusion portion 51, an undoped AlGaN layer 4a is provided which is formed by first recess etching the upper portion of the undoped AlGaN layer. A multilayer portion 7 is composed of the protrusion portion 51 of the undoped GaN layer 3, the undoped AlGaN layer 4a, and an insulating film 5. A trench portion 8 is formed by recess etching the insulating film 5, the undoped AlGaN layer 4a and a surface of the undoped GaN layer 3. A gate insulating film 6 is formed on the multilayer portion 7 and the trench portion 8. A gate electrode 33 is formed on the gate insulating film 6 so as to cover the trench portion 8. A film thickness of the insulting film 5 is set larger than that of the gate insulating film 6.
      COPYRIGHT: (C)2011,JPO&INPIT
    • 要解决的问题:减少增强GaN基HFET的阈值电压的变化。 解决方案:在氮化物半导体器件80中,通过第二凹陷蚀刻在未掺杂的GaN层3的上部形成突出部51。 在突起部51上,设置未掺杂的AlGaN层4a,其通过第一凹部蚀刻未掺杂的AlGaN层的上部而形成。 多层部分7由未掺杂的GaN层3的突出部分51,未掺杂的AlGaN层4a和绝缘膜5组成。沟槽部分8通过凹陷蚀刻绝缘膜5,未掺杂的AlGaN层4a和 未掺杂的GaN层3的表面。在多层部分7和沟槽部分8上形成栅极绝缘膜6.在栅极绝缘膜6上形成栅极33,以覆盖沟槽部分8.膜 绝缘膜5的厚度设定为大于栅极绝缘膜6的厚度。版权所有(C)2011,JPO&INPIT
    • 7. 发明专利
    • Nitride semiconductor element
    • 氮化物半导体元件
    • JP2008034411A
    • 2008-02-14
    • JP2006202782
    • 2006-07-26
    • Toshiba Corp株式会社東芝
    • SAITO YASUNOBUSAITO WATARUNODA TAKAONITTA TOMOHIRO
    • H01L21/338H01L29/778H01L29/812
    • H01L29/7787H01L29/2003
    • PROBLEM TO BE SOLVED: To provide a nitride semiconductor element, where the costs are low and a breakdown voltage in a vertical direction is high.
      SOLUTION: In the nitride semiconductor element 1, an SOI substrate 2 is provided as a support substrate; an AlN layer 3 is formed on the SOI substrate 2 as a buffer layer; a GaN layer 4 is formed on the AlN layer 3 as a channel layer; an AlGaN layer 5 is formed on the GaN layer 4 as a barrier layer; and a source electrode 6, a drain electrode 7, and a gate electrode 8 are provided on the AlGaN layer 5. The SOI substrate 2 comprises a conductive Si substrate 21, an SiO
      2 layer 22, and an Si layer 23, and has insulation properties in its thickness direction.
      COPYRIGHT: (C)2008,JPO&INPIT
    • 要解决的问题:提供成本低且在垂直方向上的击穿电压高的氮化物半导体元件。 解决方案:在氮化物半导体元件1中,设置SOI衬底2作为支撑衬底; 在SOI衬底2上形成AlN层3作为缓冲层; 在作为沟道层的AlN层3上形成GaN层4; 在GaN层4上形成作为阻挡层的AlGaN层5; 并且在AlGaN层5上设置源电极6,漏电极7和栅电极8. SOI衬底2包括导电Si衬底21,SiO 2 层22和 Si层23,其厚度方向具有绝缘性。 版权所有(C)2008,JPO&INPIT
    • 9. 发明专利
    • 半導体装置
    • 半导体器件
    • JP2015056556A
    • 2015-03-23
    • JP2013189746
    • 2013-09-12
    • 株式会社東芝Toshiba Corp
    • ONO TETSUYASAITO YASUNOBUFUJIMOTO HIDETOSHIYOSHIOKA HIROSHIUCHIHARA TSUKASANAKA TOSHIYUKIYASUMOTO YASUAKIYANASE NAOKOMASUKO SHINGOONO YU
    • H01L21/338H01L21/336H01L29/778H01L29/78H01L29/812
    • H01L29/7786H01L29/0646H01L29/0649H01L29/0657H01L29/2003H01L29/66462H01L29/7787
    • 【課題】反転層、蓄積層、および転位に起因するリーク電流の流れを抑制して、耐圧を向上させることが可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板1と、半導体基板1上に形成された第1の膜2とを備える。さらに、装置は、第1の膜2上に形成された第1導電型またはイントリンシック型の第1半導体層3と、第1半導体層3上に形成された第1導電型またはイントリンシック型の第2半導体層4とを備える。さらに、装置は、第1半導体層3に接する第1の上部S3と、第1の膜に接する第2の上部S4と、第1の上部S3と第2の上部S4との間に位置する第1の側部S5と、第2の上部S4と半導体基板の下部S2との間に位置する第2の側部S6と、を有する第2導電型の第3半導体層11、12を備える。【選択図】図1
    • 要解决的问题:提供一种通过抑制由反转层,积聚层和位错引起的漏电流的流动来提高耐压特性的半导体器件。解决方案:半导体器件包括:半导体衬底1; 以及形成在半导体衬底1上的第一膜2.半导体器件还包括:形成在第一膜2上并具有第一导电类型或固有类型的第一半导体层3; 以及形成在第一半导体层3上并具有第一导电类型或固有类型的第二半导体层4。 半导体器件还包括第二导电类型的第三半导体层11,12,其具有:与第一半导体层3接触的第一上部部分S3; 与第一膜接触的第二上部S4; 位于第一上部S3和第二上部S4之间的第一侧部S5; 以及位于半导体基板的第二上部S4和下部S2之间的第二侧面部S6。
    • 10. 发明专利
    • 半導体装置および半導体装置の製造方法
    • 半导体器件及制造半导体器件的方法
    • JP2015032745A
    • 2015-02-16
    • JP2013162550
    • 2013-08-05
    • 株式会社東芝Toshiba Corp
    • FUJIMOTO HIDETOSHISAITO YASUNOBUYOSHIOKA HIROSHI
    • H01L29/12H01L21/28H01L21/336H01L21/337H01L21/338H01L29/41H01L29/417H01L29/78H01L29/808H01L29/812
    • H01L29/7813H01L29/0869H01L29/2003H01L29/205H01L29/423
    • 【課題】高耐圧と低オン抵抗とを両立させることができるIII族窒化物半導体を用いた半導体装置を提供する。【解決手段】第1の層30は、基板10の第1の面の上方に設けられ第1導電型のIII族窒化物半導体を用いて形成されている。第2の層40は、第1の層30上に設けられ、第2導電型のIII族窒化物半導体を用いて形成されている。第3の層50は、第2の層40の表面のうち第1の領域上に部分的に設けられ第1導電型のIII族窒化物半導体を用いて形成されている。ゲート電極70は、一端が第3の層50の表面上方にあり、第2の層40を介して、他端が第1の層30内にあり、第1の層30、第2の層40および第3の層50から絶縁されている。第1の電極90は、第3の層に接続されている。第2の電極95は第2の層40の表面のうち第1の領域以外の第2の領域に接続されている。第3の電極99は基板10の第2の面上に設けられている。【選択図】図1
    • 要解决的问题:提供一种使用能够获得高耐受电压和低导通电阻的III族氮化物半导体的半导体器件。解决方案:第一层30设置在衬底10的第一表面上方,并由 第一导电型III族氮化物半导体。 第二层40设置在第一层30上,并由第二导电型III族氮化物半导体制成。 第三层50部分地设置在第二层40的表面的第一区域上,并由第一导电型III族氮化物半导体制成。 栅电极70的一端位于第三层50的表面之上,另一端经由第二层40位于第一层30中,并且与第一层30,第二层40和第三层绝缘 第一电极90连接到第三层。 第二电极95连接到除了第二层40的表面的第一区域之外的第二区域。第三电极99设置在衬底10的第二表面上。