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1. 发明专利

JP2015041710A 液体噴射ヘッド、液体噴射装置及び圧電素子有权
标题翻译：液体喷射头，液体喷射装置和压电元件
公开(公告)号：JP2015041710A
公开(公告)日：2015-03-02
申请号：JP2013172617
申请日：2013-08-22
申请人：セイコーエプソン株式会社 , Seiko Epson Corp
发明人： SAKAI TOMOHIRO , KATO TATSU
IPC分类号： H01L41/09 , B41J2/045 , B41J2/055 , C01G49/00 , H01L21/316 , H01L41/187 , H01L41/317 , H01L41/319 , H01L41/332 , H01L41/43
CPC分类号： B41J2/14201 , B41J2/161 , B41J2/1628 , B41J2/1629 , B41J2/1631 , B41J2/1642 , B41J2/1646 , B41J2002/1425 , H01L41/0815 , H01L41/0973 , H01L41/1878 , H01L41/318 , H01L41/319
摘要：【課題】(100)面の配向度が向上した圧電体層を有する液体噴射ヘッド、液体噴射装置及び圧電素子を提供する。【解決手段】ノズル開口21から液体を吐出する液体噴射ヘッドIであって、圧電体層70と、圧電体層70に設けられた第1電極60及び第2電極80と、を具備する圧電素子300を備え、電子線後方散乱回折法(EBSD)により圧電体層70の結晶方位を解析した場合に、(100)面から15?以内の面方向に配向した結晶粒の平均粒径が、(100)面から15?より大きく傾いた面方向を向いた結晶粒の平均粒径よりも小さい。【選択図】図3
摘要翻译：要解决的问题：提供一种具有压电层的液体喷射头，其压力（100）的取向被提高，并提供液体喷射装置和压电元件。解决方案：一种用于从喷嘴开口21包括具有压电层70的压电元件300和设置在压电层70上的第一电极60和第二电极80.当通过电子反向散射衍射（EBSD）分析压电层70的晶体取向时，与（100）面成15°以内的面方向的晶粒的平均粒径小于从（100）面取向为大于15°的晶粒的平均粒径。

2. 发明专利

JP2014208470A 液体噴射ヘッド、液体噴射装置及び圧電素子有权
标题翻译：液体喷射头，液体喷射装置和压电元件
公开(公告)号：JP2014208470A
公开(公告)日：2014-11-06
申请号：JP2014062392
申请日：2014-03-25
申请人：セイコーエプソン株式会社 , Seiko Epson Corp
发明人： ISSHIKI TETSUYA , KATO TATSU , MOROZUMI KOICHI
IPC分类号： B41J2/14
CPC分类号： B41J2/14
摘要：【課題】圧電体層の結晶を(100)面に優先配向させる配向制御層を有し、圧電素子の変位特性及び耐久性を向上することができる液体噴射ヘッド、液体噴射装置及び圧電素子を提供する。【解決手段】第1電極60と、第1電極上に設けられた配向制御層65と、配向制御層上に設けられた圧電体層70と、圧電体層上に設けられた第2電極80と、を具備する圧電素子300を備え、配向制御層65は、ビスマス、鉄及びチタンを含むペロブスカイト構造の複合酸化物からなり、圧電体層70の結晶は、Z軸方向で(100)面に優先配向し、XY軸面内方向では、同一方位の結晶粒がグレイン構造を形成する。【選択図】図2
摘要翻译：要解决的问题：提供一种液体喷射头，其具有用于将压电层的晶体优先取向到（100）表面的取向控制层，并且可以提高压电元件的位移特性和耐久性，并且提供液体喷射装置和压电元件。液体喷射头包括压电元件300，其包括：第一电极60; 设置在第一电极上的取向控制层65; 设置在取向控制层上的压电层70; 以及设置在压电层上的第二电极80。取向控制层65由包括铋，铁和钛的钙钛矿结构的复合氧化物构成。压电体层70的晶体优选取向为Z轴方向的（100）面，在XY轴的面内方向上，具有相同取向的晶粒形成晶粒结构。

3. 发明专利

JP2005109010A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2005109010A
公开(公告)日：2005-04-21
申请号：JP2003337998
申请日：2003-09-29
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU , TAKIZAWA TERUO
IPC分类号： H01L29/786
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device which can be suppressed in variation of threshold voltage by separating the active region of a field effect transistor and the ion-implanted region of a body contact without forming a parasitic MOS.
SOLUTION: In the semiconductor device having the field effect transistor having an SOI structure, the ion-implanted region 11 of the body contact 6 is separated from the active region 2 of the field effect transistor to suppress the diffusion of implanted ions to the active region 2 side.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种可以通过分离场效应晶体管的有源区域和体接触的离子注入区域而不形成寄生MOS来抑制阈值电压变化的半导体器件。解决方案：在具有SOI结构的场效应晶体管的半导体器件中，体接触6的离子注入区11与场效应晶体管的有源区2分离，以抑制注入离子的扩散有源区2侧。版权所有（C）2005，JPO＆NCIPI

4. 发明专利

JP2007115744A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2007115744A
公开(公告)日：2007-05-10
申请号：JP2005302783
申请日：2005-10-18
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU
IPC分类号： H01L21/822 , H01L21/8234 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/08 , H01L27/092 , H01L29/786
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device where history effect can be suppressed even if body potential is not controlled in accordance with on/off states of a transistor.
SOLUTION: The semiconductor device 100 is provided with an inverter circuit 50 comprising a p-type SOI (Silicon-On-Insulator) transistor 10 and an n-type SOI transistor 20 and with an input terminal Vin. The device is also provided with a p-type SOI transistor 60 for complement which is connected to the p-type SOI transistor 10 in parallel, an n-type SOI transistor 70 for complement which is connected to the n-type SOI transistor 20 in parallel, a first inductance 65 whose one end is connected to a gate electrode of the p-type SOI transistor 60 and whose other end is connected to the input terminal Vin, and a second inductance 75 whose one end is connected to a gate electrode of the n-type SOI transistor 70 and whose other end is connected to the input terminal Vin.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种半导体器件，其中即使根据晶体管的导通/截止状态不能控制体电位，也可以抑制历史效应。解决方案：半导体器件100设置有包括p型SOI（绝缘体上硅）晶体管10和n型SOI晶体管20以及输入端Vin的反相器电路50。该器件还具有并联连接到p型SOI晶体管10的用于补偿的p型SOI晶体管60，用于互补的n型SOI晶体管70，其连接到n型SOI晶体管20，平行的第一电感65，其一端连接到p型SOI晶体管60的栅电极，另一端连接到输入端Vin，第二电感75的一端连接到栅极电极 n型SOI晶体管70，其另一端连接到输入端Vin。版权所有（C）2007，JPO＆INPIT

5. 发明专利

JP2006245411A Semiconductor memory device 审中-公开
标题翻译：半导体存储器件
公开(公告)号：JP2006245411A
公开(公告)日：2006-09-14
申请号：JP2005060912
申请日：2005-03-04
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU
IPC分类号： H01L27/10 , H01L21/8242 , H01L27/108 , H01L29/786
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory device that is provided in an SOI layer and can be manufactured, using simple processes.
SOLUTION: The semiconductor memory device includes a MIS transistor 20 provided in a semiconductor layer 10 whose element region is defined, and a first electrode 30 provided on the upper side of the element region and insulated from the MIS transistor 20. The MIS transistor 20 includes a gate insulating film 22 provided on the upper side of the semiconductor layer, a second electrode 24 provided on the upper side of the insulating film and used as an electrode, and an impurity range 28 provided in the semiconductor layer and used as a source region or drain region.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种设置在SOI层中并可以使用简单工艺制造的半导体存储器件。解决方案：半导体存储器件包括设置在其元件区域被限定的半导体层10中的MIS晶体管20和设置在元件区域的上侧并与MIS晶体管20绝缘的第一电极30. MIS 晶体管20包括设置在半导体层的上侧的栅极绝缘膜22，设置在绝缘膜的上侧并用作电极的第二电极24和设置在半导体层中的杂质范围28，并用作源区或漏区。版权所有（C）2006，JPO＆NCIPI

6. 发明专利

JP2006165251A Semiconductor device, method of manufacturing the same, and semiconductor memory device 有权
标题翻译：半导体器件，其制造方法和半导体存储器件
公开(公告)号：JP2006165251A
公开(公告)日：2006-06-22
申请号：JP2004354108
申请日：2004-12-07
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU
IPC分类号： H01L29/786 , H01L21/76 , H01L21/762 , H01L21/8238 , H01L21/8244 , H01L27/08 , H01L27/092 , H01L27/11 , H01L27/12
CPC分类号： H01L29/78648 , H01L21/84 , H01L27/1203 , H01L29/78621
摘要： PROBLEM TO BE SOLVED: To make a threshold voltage variable without being accompanied by a leakage current flowing from a gate to a source, and to restrain an increase in element area.
SOLUTION: An insulating layer 102 is formed on a semiconductor substrate 101, a semiconductor layer 103 is formed on the insulating layer 102, an insulating layer 104 is formed on the semiconductor layer 103, and a semiconductor layer 105 is formed on the insulating layer 104. A gate electrode 107 is formed on the semiconductor layer 105 through the intermediary of a gate insulating film 106; a source layer 109 and a drain layer 110 are formed on the sides of the gate electrode 107, respectively; and the gate electrode 107 is connected to the semiconductor layer 103 through a wiring layer.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：使阈值电压可变，而不伴随从栅极流到源极的漏电流，并且抑制元件面积的增加。解决方案：在半导体衬底101上形成绝缘层102，在绝缘层102上形成半导体层103，在半导体层103上形成绝缘层104，在半导体层103上形成半导体层105 绝缘层104.通过栅极绝缘膜106的中间，在半导体层105上形成栅电极107; 源极层109和漏极层110分别形成在栅电极107的侧面上; 并且栅电极107通过布线层与半导体层103连接。版权所有（C）2006，JPO＆NCIPI

7. 发明专利

JP2012065304A Piezoelectric vibration device, method of manufacturing the same, and method of adjusting resonant frequency 审中-公开
标题翻译：压电振动装置，其制造方法和调谐谐振频率的方法
公开(公告)号：JP2012065304A
公开(公告)日：2012-03-29
申请号：JP2011093343
申请日：2011-04-19
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： WADA MITSUHIRO , KATO TATSU , TANAKA SATORU
IPC分类号： H03H3/08 , H01L41/09 , H01L41/18 , H01L41/22 , H01L41/23 , H01L41/253 , H03H9/145 , H03H9/25
CPC分类号： H03H3/10 , H03H9/25 , H03H2003/0442 , Y10T29/42
摘要： PROBLEM TO BE SOLVED: To provide a piezoelectric vibration device capable of raising a resonant frequency while preventing the increase in surface roughness and structural breakage, a method of manufacturing the piezoelectric vibration device, and a method of adjusting the resonant frequency.SOLUTION: The method of manufacturing the piezoelectric vibration device having a surface acoustic wave element 10 includes a step of forming a functional film 4 for increasing a velocity of a wave on a surface of the surface acoustic wave element 10. Also, the Young's modulus of the functional film 4 is higher than the Young's modulus of each of an excitation electrode 2 and a piezoelectric body 1, and the density of the functional film 4 is lower than the density of each of the excitation electrode 2 and the piezoelectric body 1. Thus, it is possible to develop frequency rise due to elastic modulus rise while suppressing the influence of frequency drop due to a mass addition effect to thereby raise the resonant frequency of the surface acoustic wave element.
摘要翻译：解决的问题：提供能够提高谐振频率同时防止表面粗糙度和结构断裂增加的压电振动装置，压电振动装置的制造方法和调节谐振频率的方法。解决方案：制造具有表面声波元件10的压电振动装置的方法包括形成用于增加表面声波元件10的表面上的波速的功能膜4的步骤。另外，功能膜4的杨氏模量高于激发电极2和压电体1的杨氏模量，功能膜4的密度低于激发电极2和压电体的密度因此，可以通过弹性模量上升而产生频率上升，同时抑制由于质量相加效应引起的频率下降的影响，从而提高表面声波元件的共振频率。版权所有（C）2012，JPO＆INPIT

8. 发明专利

JP2007110009A Semiconductor circuit and its manufacturing method 审中-公开
标题翻译：半导体电路及其制造方法
公开(公告)号：JP2007110009A
公开(公告)日：2007-04-26
申请号：JP2005301553
申请日：2005-10-17
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： TAKIZAWA TERUO , KATO TATSU
IPC分类号： H01L29/786 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/08 , H01L27/092
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor circuit and its manufacturing method which reduces leakage current on both a p-channel SOI transistor and an n-channel SOI transistor. SOLUTION: An inverter circuit 100 has, on an SOI substrate 10: the p-channel SOI transistor 20; and the n-channel SOI transistor 40 with the source electrode 21 of the SOI transistor 20 connected with a Vdd terminal 1 and with the source electrode 41 of the SOI transistor 40 connected with a Vss terminal 5. It has an n-type back gate electrode 28 provided on a high resistance substrate 6 immediately below a body 23 of the SOI transistor 20 and a p-type back gate electrode 48 provided on the high resistance substrate 6 immediately below a body 43 of the SOI transistor 40. The electrode 28 is connected with the Vdd terminal 1, and the electrode 48 is connected with the Vss terminal 5. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种降低p沟道SOI晶体管和n沟道SOI晶体管的漏电流的半导体电路及其制造方法。解决方案：反相器电路100在SOI衬底10上具有p沟道SOI晶体管20; 以及n沟道SOI晶体管40，SOI晶体管20的源电极21与Vdd端子1连接，SOI晶体管40的源电极41与Vss端子5连接。它具有n型背栅极设置在SOI晶体管20的主体23正下方的高电阻基板6上的电极28以及设置在SOI晶体管40的主体43正下方的高电阻基板6上的p型背栅电极48。与Vdd端子1连接，电极48与Vss端子5连接。版权所有（C）2007，JPO＆INPIT

9. 发明专利

JP2005286140A Semiconductor device and its manufacturing method 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2005286140A
公开(公告)日：2005-10-13
申请号：JP2004098686
申请日：2004-03-30
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU
IPC分类号： H01L29/41 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78 , H01L29/786
摘要： PROBLEM TO BE SOLVED: To provide a new insulating gate type field effect transistor having a plurality of channel areas, and to provide its manufacturing method.
SOLUTION: The semiconductor device comprises a first semiconductor layer 10, a second semiconductor layer 12 formed on the first semiconductor layer 10 and having a prescribed pattern, a gate insulating layer 20 formed on the upper part of the first semiconductor layer 10 and on the side part of the second semiconductor layer 12, a gate electrode 22 formed so as to adjoin both the side faces of the second semiconductor layer 12, a first impurity area 26a formed on the first semiconductor layer 10 as a source area or a drain area, and a second impurity area 26b formed on the second semiconductor layer 12 as a source area or a drain area.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供具有多个通道区域的新型绝缘栅型场效应晶体管，并提供其制造方法。解决方案：半导体器件包括第一半导体层10，形成在第一半导体层10上并具有规定图案的第二半导体层12，形成在第一半导体层10的上部的栅绝缘层20和在第二半导体层12的侧面部分上形成有与第二半导体层12的两个侧面相邻的栅电极22，形成在第一半导体层10上的第一杂质区26a作为源区或漏极以及形成在第二半导体层12上作为源极区域或漏极区域的第二杂质区域26b。版权所有（C）2006，JPO＆NCIPI

10. 发明专利

JP2009099892A Semiconductor device, its driving method, and electronic apparatus 有权
标题翻译：半导体器件，其驱动方法和电子设备
公开(公告)号：JP2009099892A
公开(公告)日：2009-05-07
申请号：JP2007272173
申请日：2007-10-19
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KATO TATSU
IPC分类号： H01L29/786 , H01L21/336 , H01L21/8238 , H01L27/08 , H01L27/092 , H01L41/08 , H01L41/187 , H01L41/22
CPC分类号： H01L29/7843 , H01L29/66772 , H01L29/78654
摘要： PROBLEM TO BE SOLVED: To solve a problem wherein, although mobility or the like of an active layer can be controlled by giving distortion to the active layer of a SOI substrate, the directions of distortion capable of controlling electrical characteristics are different between a PMOS transistor and a NMOS transistor, and it is therefore difficult to control performance of a CMOS transistor by a method of setting stress by using differences in crystal lattice dimensions. SOLUTION: In the semiconductor device, piezoelectric material layers 110, 210 are disposed between a substrate and a semiconductor layer. A stress is generated in a direction parallel to the substrate face on the PMOS transistor 101 side; and a stress is generated in a direction perpendicular to the substrate face on the NMOS transistor 201 side. Electrical characteristics can be efficiently controlled by applying the stress in these directions. Since the directions can be electrically changed, operation at a high speed in an active state and achieving low power consumption during standby can be simultaneously controlled. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：解决的问题为了解决这样的问题，尽管通过对SOI衬底的有源层施加失真来控制有源层的移动性等，但是能够控制电特性的变形方向在 PMOS晶体管和NMOS晶体管，因此通过使用晶格尺寸的差异来设置应力的方法难以控制CMOS晶体管的性能。解决方案：在半导体器件中，压电材料层110,210设置在衬底和半导体层之间。在与PMOS晶体管101侧的衬底面平行的方向产生应力; 并且在与NMOS晶体管201侧的衬底面垂直的方向产生应力。通过在这些方向施加应力可以有效地控制电气特性。由于可以电气地改变方向，所以可以同时控制在待机状态下以高速度进行工作，并且能够实现低功耗。版权所有（C）2009，JPO＆INPIT

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