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1. 发明专利

JP2015061001A 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：JP2015061001A
公开(公告)日：2015-03-30
申请号：JP2013194769
申请日：2013-09-20
申请人：株式会社東芝 , Toshiba Corp
发明人： NISHIO JOJI , SHIMIZU TATSUO , OTA CHIHARU , IIJIMA RYOSUKE , SHINOHE TAKASHI
IPC分类号： H01L21/208 , H01L21/20 , H01L21/28 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/167 , H01L29/417 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L21/02628 , H01L21/02378 , H01L21/02447 , H01L21/02529 , H01L21/0257 , H01L21/02576 , H01L21/02579 , H01L21/02625 , H01L21/02636 , H01L21/0445 , H01L29/1608 , H01L29/66068 , H01L29/66477
摘要：【課題】デバイス特性の劣化を抑制することができる半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、基板を準備し、Si(シリコン)、C(炭素)、p型不純物、および、n型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)とN(窒素)、Ga(ガリウム)とN(窒素)、および、In(インジウム)とN(窒素)から選ばれる少なくとも一つである第1の組み合わせ、B(ボロン)とP(リン)の第2の組み合わせの少なくとも一方の組み合わせであり、第1または第2の組み合わせを構成する元素Dの濃度の元素Aの濃度に対する比が0.33より大きく1.0より小さい液相から、基板の表面にp型のSiC単結晶層を成長させる。【選択図】図2
摘要翻译：要解决的问题：提供一种可以抑制器件特性劣化的半导体器件制造方法。本实施例的半导体器件制造方法包括以下步骤：制备衬底; 以及从含有Si（硅），C（碳），p型杂质和n型杂质的液相中在衬底的表面上生长p型SiC单晶层，并且当假设p 型杂质是元素A，n型杂质是元素D，元素A和元素D的组合是从Al（铝）和N（氮）的组合中选择的至少一种第一组合，Ga（镓）和N（氮）和In（铟）和N（氮）和B（硼）和P（磷）的第二组合，其中元素D的浓度与元素A的浓度的比大于0.33且小于1.0，构成第一组合或第二组合。

2. 发明专利

JP2014187112A Semiconductor device and method for manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014187112A
公开(公告)日：2014-10-02
申请号：JP2013059829
申请日：2013-03-22
申请人： Toshiba Corp , 株式会社東芝
发明人： SHIMIZU TATSUO , NISHIO JOJI , OTA CHIHARU , SHINOHE TAKASHI
IPC分类号： H01L29/78 , H01L21/205 , H01L21/265 , H01L21/336 , H01L29/12 , H01L29/739
CPC分类号： H01L29/1608 , C30B29/36 , H01L21/046 , H01L21/0465 , H01L21/049 , H01L29/0847 , H01L29/167 , H01L29/66068 , H01L29/66333 , H01L29/7395 , H01L29/7802 , H01L29/7827
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device having an n-type impurity region with low resistance.SOLUTION: The semiconductor device has an n-type SiC impurity region including a p-type impurity and an n-type impurity. When element A is used as the p-type impurity and element D is used as the n-type impurity, in at least one combination of Al, Ga or IN, N, B and P, a ratio of a concentration of the element A to a concentration of the element D forming the combination is more than 0.40 and less than 0.95, and the concentration of the element D forming the combination is equal to or more than 1×10cmand equal to or less than 1×10cm.
摘要翻译：要解决的问题：提供具有低电阻的n型杂质区的半导体器件。解决方案：半导体器件具有包括p型杂质和n型杂质的n型SiC杂质区。当使用元素A作为p型杂质并且元素D用作n型杂质时，在Al，Ga或IN，N，B和P的至少一种组合中，元素A的浓度比形成组合的元素D的浓度大于0.40且小于0.95，并且形成组合的元素D的浓度等于或大于1×10cm且等于或小于1×10cm。

3. 发明专利

JP2012059744A Semiconductor device 有权
标题翻译：半导体器件
公开(公告)号：JP2012059744A
公开(公告)日：2012-03-22
申请号：JP2010198629
申请日：2010-09-06
申请人： Toshiba Corp , 株式会社東芝
发明人： KONO HIROSHI , SHINOHE TAKASHI , OTA CHIHARU , MIZUKAMI MAKOTO , SUZUKI TAKUMA , NISHIO JOJI
IPC分类号： H01L29/12 , H01L21/336 , H01L29/78
CPC分类号： H01L29/7395 , H01L29/1033 , H01L29/66333
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device using silicon carbide (SiC) that has low on-resistance and can achieve a stable breakdown voltage under high temperatures.SOLUTION: A semiconductor device comprises: a silicon carbide substrate having a first and second primary surfaces; a first silicon carbide layer of a first conductive type provided on the first primary surface; first silicon carbide regions of a second conductive type formed on a surface of the first silicon carbide layer; second silicon carbide regions of a first conductive type formed on surfaces of the first silicon carbide regions; third silicon carbide regions of a second conductive type formed on the surfaces of the first silicon carbide regions; fourth silicon carbide regions of a second conductive type that are formed between the first silicon carbide regions and the second silicon carbide regions and have a higher impurity concentration than that of the first silicon carbide regions; a gate insulating film; a gate electrode formed on the gate insulating film; an interlayer insulating film covering the gate electrode; a first electrode electrically connected to the second silicon carbide regions and the third silicon carbide regions; and a second electrode formed on the second primary surface.
摘要翻译：要解决的问题：提供使用具有低导通电阻并且可以在高温下实现稳定的击穿电压的碳化硅（SiC）的半导体器件。解决方案：半导体器件包括：具有第一和第二主表面的碳化硅衬底; 设置在所述第一主表面上的第一导电类型的第一碳化硅层; 形成在第一碳化硅层的表面上的第二导电类型的第一碳化硅区域; 形成在第一碳化硅区域的表面上的第一导电类型的第二碳化硅区域; 形成在第一碳化硅区域的表面上的第二导电类型的第三碳化硅区域; 形成在第一碳化硅区域和第二碳化硅区域之间并且具有比第一碳化硅区域的杂质浓度更高的第二导电类型的第四碳化硅区域; 栅极绝缘膜; 形成在栅极绝缘膜上的栅电极; 覆盖栅电极的层间绝缘膜; 电连接到第二碳化硅区域和第三碳化硅区域的第一电极; 以及形成在第二主表面上的第二电极。版权所有（C）2012，JPO＆INPIT

4. 发明专利

JP2015032674A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2015032674A
公开(公告)日：2015-02-16
申请号：JP2013160782
申请日：2013-08-01
申请人：株式会社東芝 , Toshiba Corp
发明人： NISHIO JOJI , SHIMIZU TATSUO , IIJIMA RYOSUKE , OTA CHIHARU , SHINOHE TAKASHI
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/739
CPC分类号： H01L29/36 , H01L21/046 , H01L29/1029 , H01L29/1095 , H01L29/1608 , H01L29/167 , H01L29/66068 , H01L29/7395 , H01L29/7802
摘要：【課題】キャリアの移動度を向上させた半導体装置を提供する。【解決手段】実施形態の半導体装置は、n型の第1のSiCエピタキシャル層と、第1のSiCエピタキシャル層上の、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Dの濃度の元素Aの濃度に対する比が0.33より大きく1.0より小さい、p型の第2のSiCエピタキシャル層と、第2のSiCエピタキシャル層の表面の、第2のSiCエピタキシャル層よりも元素Aの濃度が低く上記比が大きい表面領域と、n型の第1および第2のSiC領域と、ゲート絶縁膜と、ゲート電極と、第1の電極と、第1の電極と反対側の第2の電極と、を備える。【選択図】図1
摘要翻译：要解决的问题：提供一种提高载流子迁移率的半导体器件。解决方案：半导体器件包括：n型第一SiC外延层; 在第一SiC外延层上包含p型杂质和n型杂质的p型第二SiC外延层，元素A用作p型杂质，元素D用作n型杂质杂质，元素A和元素D的组合是Al（铝），Ga（镓）或In（铟）和N（氮），B（硼）和P（磷）的至少一种组合，元素D的浓度与形成组合的元素A的浓度大于0.33且小于1.0; 所述第二SiC外延层的表面的表面区域的元素A的浓度低于所述第二SiC外延层的浓度，所述比率高于所述第二SiC外延层的浓度; n型第一和第二SiC区域; 栅极绝缘膜; 栅电极; 第一电极; 和与第一电极相对的第二电极。

5. 发明专利

JP2014187114A Semiconductor device and method for manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014187114A
公开(公告)日：2014-10-02
申请号：JP2013059831
申请日：2013-03-22
申请人： Toshiba Corp , 株式会社東芝
发明人： OTA CHIHARU , SHIMIZU TATSUO , NISHIO JOJI , SHINOHE TAKASHI
IPC分类号： H01L29/868 , H01L21/28 , H01L21/329 , H01L21/337 , H01L21/338 , H01L27/098 , H01L29/12 , H01L29/16 , H01L29/167 , H01L29/41 , H01L29/417 , H01L29/47 , H01L29/739 , H01L29/78 , H01L29/808 , H01L29/812 , H01L29/861 , H01L29/872
CPC分类号： H01L29/1608 , H01L21/02378 , H01L21/02529 , H01L21/02576 , H01L21/02579 , H01L21/046 , H01L29/167 , H01L29/36 , H01L29/6606 , H01L29/66068 , H01L29/7395 , H01L29/7802 , H01L29/7827 , H01L29/808 , H01L29/8083 , H01L29/861 , H01L29/868 , H01L29/872
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing ON-resistance.SOLUTION: The semiconductor device comprises: an n-type SiC substrate which has first and second surfaces and contains a p-type impurity and an n-type impurity, and in which an element A is used as the p-type impurity and an element D is used as the n-type impurity, a combination of the element A and the element D is at least one combination of Al, Ga or In, N, B and P, a ratio of a concentration of the element A to a concentration of the element D forming the combination, is more than 0.40 and less than 0.95, the concentration of the element D is equal to or more than 1×10cmand equal to or less than 1×10cm; a SiC layer provided on the first surface; a first electrode provided at the first surface side; and a second electrode provided on the second surface.
摘要翻译：要解决的问题：提供能够降低导通电阻的半导体器件。解决方案：半导体器件包括：n型SiC衬底，其具有第一和第二表面并且包含p型杂质和n型杂质，并且其中使用元素A作为p型杂质并且元素D用作n型杂质，元素A和元素D的组合是Al，Ga或In，N的至少一种组合 B，P为元素A的浓度与形成该组合的元素D的浓度的比，大于0.40且小于0.95，元素D的浓度为1×10cm以上且等于至少1×10cm; 设置在所述第一表面上的SiC层; 设置在第一表面侧的第一电极; 以及设置在第二表面上的第二电极。

6. 发明专利

JP2014185048A Sic epitaxial wafer and semiconductor device 审中-公开
标题翻译： SiC外延晶体管和半导体器件
公开(公告)号：JP2014185048A
公开(公告)日：2014-10-02
申请号：JP2013059833
申请日：2013-03-22
申请人： Toshiba Corp , 株式会社東芝
发明人： NISHIO JOJI , SHIMIZU TATSUO , OTA CHIHARU , SHINOHE TAKASHI
IPC分类号： C30B29/36 , H01L21/20 , H01L21/205 , H01L21/28 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L29/1608 , C30B29/36 , H01L21/02378 , H01L21/02447 , H01L21/02529 , H01L21/02576 , H01L21/02579 , H01L29/045 , H01L29/66068 , H01L29/7827
摘要： PROBLEM TO BE SOLVED: To provide a SiC epitaxial wafer in which resistance of an impurity layer is reduced.SOLUTION: A SiC epitaxial wafer of an embodiment includes a SiC substrate and a first p-type SiC epitaxial layer. The first P-type SiC epitaxial layer is provided on the SiC substrate, and contains a p-type impurity and an n-type impurity. When the p-type impurity is an element A and the n-type impurity is an element D, combination of the element A and the element D is the combination of Al (aluminum), Ga (gallium) or In (indium) and N (nitrogen), and at least one of B (boron) and P (phosphorus), and a ratio of density of the element D with respect to density of the element A constituting the combination is greater than 0.33 and less than 1.0.
摘要翻译：要解决的问题：提供其中杂质层的电阻降低的SiC外延晶片。解决方案：实施例的SiC外延晶片包括SiC衬底和第一p型SiC外延层。第一P型SiC外延层设置在SiC衬底上，并且包含p型杂质和n型杂质。当p型杂质是元素A且n型杂质是元素D时，元素A和元素D的组合是Al（铝），Ga（镓）或In（铟）和N （氮）和B（硼）和P（磷）中的至少一种，并且元素D的密度相对于构成组合的元素A的密度的比例大于0.33且小于1.0。

7. 发明专利

JP2014175412A Semiconductor substrate and semiconductor device 审中-公开
标题翻译：半导体衬底和半导体器件
公开(公告)号：JP2014175412A
公开(公告)日：2014-09-22
申请号：JP2013045725
申请日：2013-03-07
申请人： Toshiba Corp , 株式会社東芝
发明人： OTA CHIHARU , NISHIO JOJI , SHINOHE TAKASHI
IPC分类号： H01L21/20 , H01L21/205 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L29/1608 , H01L21/02378 , H01L21/02433 , H01L21/02447 , H01L21/02529 , H01L21/02609 , H01L29/045 , H01L29/32 , H01L29/7395 , H01L29/78 , H01L29/861
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor substrate and a semiconductor device, which can inhibit deterioration in characteristics caused by a basal plane dislocation.SOLUTION: A semiconductor substrate according to an embodiment comprises a substrate and a semiconductor layer. The substrate has a first surface and contains silicon carbide. The semiconductor layer is provided on the first surface and has a thickness of H centimeter in a direction perpendicular to the first surface and contains silicon carbide crystal grown at an off angle θ to a (0001) plane of the substrate. The semiconductor layer includes n basal plane dislocations per one square centimeter in the above-described direction. When it is assumed that S=(1/2)×H/(tanθ(sinθ×tan30°)) square centimeter, a formula k×S
摘要翻译：要解决的问题：提供一种能够抑制由于基面位错引起的特性劣化的半导体衬底和半导体器件。解决方案：根据实施例的半导体衬底包括衬底和半导体层。基板具有第一表面并且包含碳化硅。所述半导体层设置在所述第一表面上，并且在垂直于所述第一表面的方向上具有H厘米的厚度，并且包含以偏离角度生长的碳化硅晶体; 到基板的（0001）平面。半导体层在上述方向上包括每平方厘米的n个基面位错。当假设S =（1/2）×H /（tan＆thetas;（sin＆thetas;×tan30°）））的平方厘米时，满足公式k×S <0.075平方厘米。

8. 发明专利

JP2014039057A Semiconductor device manufacturing method 有权
标题翻译：半导体器件制造方法
公开(公告)号：JP2014039057A
公开(公告)日：2014-02-27
申请号：JP2013212299
申请日：2013-10-09
申请人： Toshiba Corp , 株式会社東芝
发明人： OTA CHIHARU , NISHIO JOJI , SHINOHE TAKASHI
IPC分类号： H01L29/47 , H01L21/20 , H01L21/265 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
CPC分类号： H01L24/83 , H01L2224/83001 , H01L2224/83191 , H01L2924/13055 , H01L2924/13091 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device using a low-resistance SiC substrate.SOLUTION: A semiconductor device manufacturing method comprises: forming on a silicon carbide substrate (1) having a first impurity concentration, a first silicon carbide layer (5) having a second impurity concentration by epitaxial growth at a deposition temperature of 1550-1600°C; forming on the first silicon carbide layer, a first conductivity type second silicon carbide layer (6) having a third impurity concentration so as to satisfy a relationship represented as (second impurity concentration)>(first impurity concentration)>(third impurity concentration); forming a semiconductor element on a top face of the second silicon carbide layer; cutting a rear face of the silicon substrate after forming the semiconductor element to expose the first silicon carbide layer (5); and forming an electrode on the exposed first silicon carbide layer.
摘要翻译：要解决的问题：提供使用低电阻SiC衬底的半导体器件的制造方法。解决方案：一种半导体器件制造方法，包括：在具有第一杂质浓度的碳化硅衬底（1）上形成第一碳化硅在1550-1600℃的沉积温度下通过外延生长具有第二杂质浓度的层（5）; 在第一碳化硅层上形成具有第三杂质浓度以满足表示为（第二杂质浓度）>（第一杂质浓度）>（第一杂质浓度）>（第一杂质浓度））的关系的第一导电型第二碳化硅层（6）; 在所述第二碳化硅层的顶面上形成半导体元件; 在形成半导体元件之后切割硅衬底的后表面以暴露第一碳化硅层（5）; 以及在暴露的第一碳化硅层上形成电极。

9. 发明专利

JP2009076681A Semiconductor device and method of manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2009076681A
公开(公告)日：2009-04-09
申请号：JP2007244323
申请日：2007-09-20
申请人： Toshiba Corp , 株式会社東芝
发明人： KONO HIROSHI , SHINOHE TAKASHI , OTA CHIHARU , NISHIO JOJI
IPC分类号： H01L29/12 , H01L21/336 , H01L29/739 , H01L29/78
CPC分类号： H01L29/66068 , H01L29/086 , H01L29/0878 , H01L29/0886 , H01L29/1095 , H01L29/1608 , H01L29/7395 , H01L29/7802
摘要： PROBLEM TO BE SOLVED: To reduce variation in channel length of an SiC MOSFET.
SOLUTION: A semiconductor device includes: a first silicon carbide layer (2) of a first conductivity type provided on a silicon carbide substrate; a second silicon carbide layer (3) of a second conductivity type formed on the first silicon carbide layer (2); first and second silicon carbide regions (4, 5) of a first conductivity type provided on a surface of the second silicon carbide layer (3), facing each other at a predetermined interval and having the same concentration and same depth; a third SiC region (9) extending through the first silicon carbide region (1) and second silicon carbide layer (3) and reaching the first silicon carbide layer; a gate insulator film (10
1 ) formed continuously on the first and second silicon carbide regions (4, 5) and the second silicon carbide layer (3) interposed therebetween; and a gate electrode (11) formed on the gate insulator film (10
1 ).
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：减少SiC MOSFET的沟道长度的变化。解决方案：半导体器件包括：设置在碳化硅衬底上的第一导电类型的第一碳化硅层（2）; 形成在第一碳化硅层（2）上的第二导电类型的第二碳化硅层（3）; 设置在第二碳化硅层（3）的表面上的第一和第二碳化硅区域（4,5），以预定间隔彼此面对并具有相同的浓度和相同的深度; 延伸穿过第一碳化硅区域（1）和第二碳化硅层（3）并到达第一碳化硅层的第三SiC区域（9）在第一和第二碳化硅区域（4,5）和第二碳化硅层（3）之间连续形成的栅绝缘膜（10 SB> 1）以及形成在栅极绝缘膜（10 SB> 1）上的栅电极（11）。版权所有（C）2009，JPO＆INPIT

10. 发明专利

JP2015050394A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2015050394A
公开(公告)日：2015-03-16
申请号：JP2013182595
申请日：2013-09-03
申请人：株式会社東芝 , Toshiba Corp
发明人： OTA CHIHARU , SHIMIZU TATSUO , NISHIO JOJI , SHINOHE TAKASHI
IPC分类号： H01L29/861 , H01L21/28 , H01L29/06 , H01L29/41 , H01L29/417 , H01L29/47 , H01L29/739 , H01L29/78 , H01L29/868 , H01L29/872
CPC分类号： H01L29/0634 , H01L29/045 , H01L29/0619 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/167 , H01L29/36 , H01L29/6606 , H01L29/7395 , H01L29/7802 , H01L29/7816 , H01L29/8613 , H01L29/872
摘要：【課題】耐圧構造のコンタクト抵抗の低減を図り、安定した耐圧特性を得ることができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、第1半導体領域と、第2半導体領域と、第3半導体領域と、第1電極と、を含む。第1半導体領域は、第1導電形の領域である。第2半導体領域は、第1半導体領域の上に設けられる。第2半導体領域は、第2導電形の領域である。第3半導体領域は、第2半導体領域の上に設けられる。第3半導体領域は、第2導電形の領域である。第3半導体領域は、第2導電形の不純物の量をD2、第1導電形の不純物の量をD1とした場合、1
摘要翻译：要解决的问题：提供一种通过降低击穿电压结构的接触电阻来获得稳定的击穿电压特性的半导体器件。解决方案：半导体器件包括第一半导体区域，第二半导体区域和第三半导体区域，和第一电极。第一半导体区域是第一导电型区域。第二半导体区域设置在第一半导体区域上。第二半导体区域是第二导电型区域。第三半导体区域设置在第二半导体区域上。第三半导体区域是第二导电型区域。在第三半导体区域中，当第二导电型杂质的量为D2，第一导电型杂质的量为D1时，满足下式：1

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