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1. 发明专利

JP2014067958A Semiconductor device, and method of manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014067958A
公开(公告)日：2014-04-17
申请号：JP2012213834
申请日：2012-09-27
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU
IPC分类号： H01L21/336 , H01L21/265 , H01L21/266 , H01L21/28 , H01L29/423 , H01L29/49 , H01L29/66 , H01L29/78
CPC分类号： H01L21/823842 , H01L21/8234 , H01L21/8238 , H01L29/66477 , H01L29/7391 , H01L29/78
摘要： PROBLEM TO BE SOLVED: To reduce a gate leakage current in a tunnel transistor.SOLUTION: According to an embodiment of the invention, a semiconductor device comprises: a gate electrode formed on a substrate via a gate insulating film; a source region of a first conductivity type; and a drain region of a second conductivity type which is opposite to the first conductivity type. The source region and the drain region are formed in the substrate so as to sandwich the gate electrode. A work function in a first region on the side of the source region in the gate electrode is shifted toward the first conductivity type as compared to a work function in a second region on the side of the drain region in the gate electrode.
摘要翻译：要解决的问题：为了减少隧道晶体管中的栅极漏电流。解决方案：根据本发明的实施例，半导体器件包括：通过栅极绝缘膜形成在衬底上的栅电极; 第一导电类型的源极区; 以及与第一导电类型相反的第二导电类型的漏极区。源极区域和漏极区域形成在衬底中以夹着栅电极。与在栅极电极的漏极区域侧的第二区域中的功函数相比，在栅极电极的源极侧的第一区域中的功函数向第一导电类型移动。

2. 发明专利

JP2009267160A Semiconductor device 有权
标题翻译：半导体器件
公开(公告)号：JP2009267160A
公开(公告)日：2009-11-12
申请号：JP2008116204
申请日：2008-04-25
申请人： Toshiba Corp , 株式会社東芝
发明人： TATSUMURA KOSUKE , GOTO MASAKAZU , ICHIHARA REIKA , KOYAMA MASATO , KAWANAKA SHIGERU , NAKAJIMA KAZUAKI
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78 , H01L29/786
CPC分类号： H01L21/823828 , H01L21/823842 , H01L29/785
摘要： PROBLEM TO BE SOLVED: To provide a single metal CMISFET having high inversion layer carrier mobility.
SOLUTION: A semiconductor device includes a semiconductor substrate, and a p-channel MIS transistor and an n-channel MIS transistor which are formed on the semiconductor substrate. Each of the p-channel MIS transistor and the n-channel MIS transistor has a gate dielectric film formed on the semiconductor substrate and a gate electrode layer formed on the gate dielectric film. Bottom layers of the gate electrodes of the p-channel MIS transistor and the n-channel MIS transistor, which are brought into contact with at least the gate dielectric films, have the same composition including Ta and C, a mole ratio (Ta/(Ta+C)) of Ta to a total of C and Ta is larger than 0.5, and these bottom layers have the same orientation.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供具有高反转层载流子迁移率的单金属CMISFET。解决方案：半导体器件包括形成在半导体衬底上的半导体衬底和p沟道MIS晶体管和n沟道MIS晶体管。 p沟道MIS晶体管和n沟道MIS晶体管中的每一个具有形成在半导体衬底上的栅极电介质膜和形成在栅极电介质膜上的栅极电极层。与至少栅极电介质膜接触的p沟道MIS晶体管和n沟道MIS晶体管的栅电极的底层具有包括Ta和C的相同组成，摩尔比（Ta /（ Ta + C））至总共C和Ta大于0.5，这些底层具有相同的取向。版权所有（C）2010，JPO＆INPIT

3. 发明专利

JP2009147194A Fin transistor 有权
标题翻译： FIN晶体管
公开(公告)号：JP2009147194A
公开(公告)日：2009-07-02
申请号：JP2007324408
申请日：2007-12-17
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU , AOKI NOBUTOSHI , IZUMIDA TAKASHI , OKANO KIMITOSHI , INABA SATOSHI , MIZUSHIMA ICHIRO
IPC分类号： H01L29/78 , H01L29/786
CPC分类号： H01L29/785 , H01L29/7845
摘要： PROBLEM TO BE SOLVED: To provide a fin transistor capable of giving vertical stress to a channel portion inside a fin.
SOLUTION: The fin transistor includes: a substrate; a plurality of semiconductor fins formed on the substrate; a gate electrode which covers a channel region in the semiconductor fins and is formed of a metal or a conductive compound or polysilicon; and a buried member formed of a material of a different lattice constant, amorphous silicon of different density, or a material of a different linear expansion coefficient, so as to be a stress source for the semiconductor fins included inside the gate electrode and existing on both sides of it.
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种能够对翅片内部的通道部分施加垂直应力的鳍式晶体管。散热片晶体管包括：基板; 形成在所述基板上的多个半导体翅片; 覆盖半导体鳍片中的沟道区域并由金属或导电化合物或多晶硅形成的栅电极; 以及由不同晶格常数的不同密度的非晶硅或不同的线膨胀系数的材料形成的掩埋构件，以便成为包括在栅极内部并存在于两者的半导体鳍片的应力源它的一面。版权所有（C）2009，JPO＆INPIT

4. 发明专利

JP2014203851A 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014203851A
公开(公告)日：2014-10-27
申请号：JP2013076256
申请日：2013-04-01
申请人：株式会社東芝 , Toshiba Corp
发明人： GOTO MASAKAZU , KAWANAKA SHIGERU , SOTOZONO AKIRA , OGURO TATSUYA , KONDO YOSHIYUKI
IPC分类号： H01L21/336 , H01L21/761 , H01L21/8234 , H01L27/08 , H01L27/088 , H01L29/66 , H01L29/78
CPC分类号： H01L29/78 , H01L21/823418 , H01L21/823493 , H01L29/66356 , H01L29/66477 , H01L29/7391
摘要：【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、第1および第2素子分離絶縁膜間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極を挟むように形成された、第1導電型の第1主端子領域および前記第1導電型とは逆導電型の第2導電型の第2主端子領域と、前記第1および第2素子分離絶縁膜に接し、前記第1および第2主端子領域の下面よりも深い位置に上面を有する、前記第2導電型の拡散層と、前記第1主端子領域と前記拡散層との間に形成された、前記第1導電型の第1ウェル領域と、前記第2主端子領域と前記拡散層との間に形成され、前記第1ウェル領域よりも不純物濃度の高い、前記第1導電型の第2ウェル領域と、を備える。【選択図】図1
摘要翻译：要解决的问题：提供一种半导体器件，其可以将形成在体半导体衬底上的隧道晶体管彼此电分离。解决方案：根据实施例，半导体器件包括：形成在半导体衬底上的栅电极，通过栅极绝缘膜的第一和第二元件隔离绝缘膜; 第一导电类型的第一主端子区域和与第一导电类型相反的第二导电类型的第二主端子区域形成在半导体衬底中以夹着栅电极; 第二导电类型的扩散层，其与第一和第二元件隔离绝缘膜接触，并且在比第一和第二主端子区域的下表面更深的位置处具有顶面; 形成在第一主端子区域和扩散层之间的第一导电类型的第一阱区域; 以及第一导电类型的第二阱区，其形成在第二主端子区域和扩散层之间，并且具有比第一阱区域的杂质浓度更高的杂质浓度。

5. 发明专利

JP2008177316A Semiconductor device and its manufacturing method 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2008177316A
公开(公告)日：2008-07-31
申请号：JP2007008720
申请日：2007-01-18
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU , KAWANAKA SHIGERU
IPC分类号： H01L29/78 , H01L21/28 , H01L29/41 , H01L29/423 , H01L29/49
CPC分类号： H01L21/28079 , H01L21/28088 , H01L21/28097 , H01L21/28105 , H01L29/42376 , H01L29/4958 , H01L29/4966 , H01L29/517 , H01L29/665 , H01L29/6659 , H01L29/7833
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device that suppresses a drop in On-state current of a transistor while having a gate electrode that prevents the occurrence of depletion effects and suppresses oxidation in a manufacturing process, corrosion due to chemicals, and contamination of a heat treatment device due to metals contained in the gate electrode, and its manufacturing method.
SOLUTION: The semiconductor device has a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, a metal-containing layer formed on the gate insulating film, and a gate electrode comprising a polycrystalline silicon layer that includes impurity ions covering the upper face and side faces of the metal-containing layer.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：解决方案：提供一种半导体器件，其抑制晶体管的导通电流的下降，同时具有防止耗尽效应的发生并抑制制造过程中的氧化的栅电极，由于化学品引起的腐蚀，以及由于栅电极中含有的金属而引起的热处理装置的污染及其制造方法。解决方案：半导体器件具有半导体衬底，形成在半导体衬底上的栅极绝缘膜，形成在栅极绝缘膜上的含金属层，以及包括多晶硅层的栅电极，该多晶硅层包括覆盖含金属层的上面和侧面。版权所有（C）2008，JPO＆INPIT

6. 发明专利

JP2015056619A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2015056619A
公开(公告)日：2015-03-23
申请号：JP2013190889
申请日：2013-09-13
申请人：株式会社東芝 , Toshiba Corp
发明人： KONDO YOSHIYUKI , GOTO MASAKAZU , KAWANAKA SHIGERU , MIYATA TOSHINORI
IPC分类号： H01L21/336 , H01L29/66 , H01L29/78 , H01L29/786
CPC分类号： H01L29/66977 , H01L29/165 , H01L29/66356 , H01L29/66659 , H01L29/7391 , H01L29/7833
摘要：【課題】電源電圧を低く抑えることができるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層を備える。ゲート絶縁膜は、半導体層表面上に設けられている。ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第1導電型のドレイン層は、ゲート電極の一端側にある半導体層内に設けられている。第2導電型のソース層は、ゲート電極の他端側および該ゲート電極の下側にある半導体層内に設けられている。ゲート電極の下側においてソース層の不純物濃度は略均一である。ゲート電極およびドレイン層には同一符号の電圧が印加される。【選択図】図1
摘要翻译：要解决的问题：提供一种允许降低电源电压的隧道半导体器件。解决方案：半导体器件包括半导体层。在半导体层的表面上设置栅极绝缘膜。栅电极经由栅极绝缘膜设置在半导体层上。第一导电型漏极层设置在位于栅电极的一端侧的半导体层中。第二导电型源极层设置在位于栅极电极的另一端侧的半导体层中，位于取向电极下方。源极层的杂质浓度基本上均匀地位于栅电极下方。具有相同极性的电压施加到栅极电极和漏极层。

7. 发明专利

JP2014123668A Mos semiconductor device and manufacturing method of the same 审中-公开
标题翻译： MOS半导体器件及其制造方法
公开(公告)号：JP2014123668A
公开(公告)日：2014-07-03
申请号：JP2012279759
申请日：2012-12-21
申请人： Toshiba Corp , 株式会社東芝
发明人： MIYATA TOSHITAKA , GOTO MASAKAZU , SOTOZONO AKIRA
IPC分类号： H01L29/78 , H01L21/283 , H01L21/336 , H01L29/41 , H01L29/423 , H01L29/49
CPC分类号： H01L29/7831 , H01L21/28105 , H01L21/28114 , H01L21/28132 , H01L29/42376 , H01L29/4983 , H01L29/512 , H01L29/517 , H01L29/66484 , H01L29/665 , H01L29/6656
摘要： PROBLEM TO BE SOLVED: To enable setting of a level difference of channel potential just below a gate at an intended value thereby to increase a degree of freedom in device design.SOLUTION: A MOS semiconductor device comprises: a first gate electrode 14 formed via a first gate insulation film 13, on a part of a region of one channel of a semiconductor substrate 10, where a transistor is to be formed; and a second gate electrode 17 formed on the rest of the region of the channel via a second gate insulation film 16. In addition, by adding a predetermined impurity to the second gate insulation film 16, a threshold value just below the second gate electrode 17 is increased.
摘要翻译：要解决的问题：为了能够将栅极正下方的通道电位的电平差设定为预期值，从而增加器件设计的自由度。解决方案：一种MOS半导体器件包括：第一栅电极14，其经由在半导体衬底10的一个沟道区域的一部分上形成晶体管的第一栅极绝缘膜13; 以及通过第二栅极绝缘膜16在沟道的其余部分上形成的第二栅极17.另外，通过向第二栅极绝缘膜16添加预定的杂质，恰好在第二栅极电极17的正下方的阈值增加了。

8. 发明专利

JP2012124490A Semiconductor device and method for manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2012124490A
公开(公告)日：2012-06-28
申请号：JP2011267671
申请日：2011-12-07
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU
IPC分类号： H01L27/092 , H01L21/28 , H01L21/336 , H01L21/8238 , H01L21/8244 , H01L27/10 , H01L27/11 , H01L29/423 , H01L29/49 , H01L29/78 , H01L29/786
CPC分类号： H01L21/823462 , H01L21/28167 , H01L27/088 , H01L29/51 , H01L29/78
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of accomplishing a desired threshold voltage while suppressing reduction of reliability and variation of device.SOLUTION: A semiconductor device 500 having a plurality of threshold voltages, according to an embodiment, includes a substrate 502, a first transistor 510 placed on the substrate having a first threshold voltage, a second transistor 530 placed on the substrate having a second threshold voltage. The first transistor includes a first interface layer 516 formed on a first channel region of the substrate, a first gate dielectric layer 518 formed on the first interface layer, first gate electrodes 520, 522 formed on the first gate dielectric layer. The second transistor includes a second interface layer 536 formed on a second channel region of the substrate, a second gate dielectric layer 538 formed on the second interface layer, second gate electrodes 540, 542 formed on the second gate dielectric layer. The second interface layer does not exist in the first interface layer, and includes an additional element different from Si, O, and N. The first threshold voltage is different from the second threshold voltage. The first transistor and second transistor have the same conductivity type.
摘要翻译：要解决的问题：提供能够在抑制可靠性和设备变化的降低的同时实现期望的阈值电压的半导体器件。解决方案：根据实施例的具有多个阈值电压的半导体器件500包括衬底502，放置在具有第一阈值电压的衬底上的第一晶体管510，放置在衬底上的第二晶体管530，第二阈值电压。第一晶体管包括形成在衬底的第一沟道区上的第一界面层516，形成在第一界面层上的第一栅介质层518，形成在第一栅介质层上的第一栅电极520,522。第二晶体管包括形成在衬底的第二沟道区上的第二界面层536，形成在第二界面层上的第二栅极电介质层538，形成在第二栅极电介质层上的第二栅电极540,542。第二接口层不存在于第一接口层中，并且包括与Si，O和N不同的附加元件。第一阈值电压不同于第二阈值电压。第一晶体管和第二晶体管具有相同的导电类型。版权所有（C）2012，JPO＆INPIT

9. 发明专利

JP2010073985A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2010073985A
公开(公告)日：2010-04-02
申请号：JP2008241345
申请日：2008-09-19
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU , KAWANAKA SHIGERU
IPC分类号： H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823828 , H01L21/823842 , H01L27/092 , H01L29/4958 , H01L29/4966 , H01L29/517 , H01L29/518 , H01L29/7833 , H01L29/7845
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device mixedly mounted with n-type and p-type MISFETs using metal gate electrodes and each set at an appropriate threshold voltage while suppressing degradation of operational characteristics.
SOLUTION: The semiconductor device includes: an n-type transistor including a first gate electrode including a first metal layer formed through a first gate insulation film on a semiconductor substrate, and a first conductive layer on the first metal layer; and a p-type transistor including a second gate electrode including a second metal layer formed through a second gate insulation film on the semiconductor substrate, having a thickness larger than that of the first metal layer, and formed of a material containing constituent elements identical to those of the first metal layer, and a second conductive layer on the second metal layer.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种使用金属栅电极混合安装n型和p型MISFET的半导体器件，并且每个设置在适当的阈值电压，同时抑制操作特性的降低。解决方案：半导体器件包括：n型晶体管，包括：第一栅极，其包括通过半导体衬底上的第一栅极绝缘膜形成的第一金属层和第一金属层上的第一导电层; 以及p型晶体管，其包括第二栅电极，所述第二栅极包括通过半导体衬底上的第二栅极绝缘膜形成的第二金属层，其厚度大于第一金属层的厚度，并且由含有与第一金属层的第一导电层和第二金属层上的第二导电层。版权所有（C）2010，JPO＆INPIT

10. 发明专利

JP2008027955A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2008027955A
公开(公告)日：2008-02-07
申请号：JP2006195347
申请日：2006-07-18
申请人： Toshiba Corp , 株式会社東芝
发明人： GOTO MASAKAZU
IPC分类号： H01L29/78 , H01L21/316 , H01L21/318
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device in which lowering of on-current is prevented sufficiently while suppressing short channel effect effectively. SOLUTION: A source layer 6 and a drain layer 7 are formed on the surface layer of a semiconductor substrate 1 while spaced apart from each other, a high dielectric constant gate insulating film 3 containing a metal element is formed on the channel region 2 between the source layer 6 and the drain layer 7, and a gate electrode 4 is formed on the high dielectric constant gate insulating film 3. The high dielectric constant gate insulating film 3 has a first region 3a sectioned from the source layer 6 side end to the upper part of the channel region 2 while spaced apart from the semiconductor substrate 1, and a second region 3b other than the first region 3a wherein the atomic density of metal element in the first region 3a is higher than that in the second region 3b. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种在有效抑制短通道效应的同时充分防止导通电流降低的半导体器件。解决方案：源极层6和漏极层7形成在半导体衬底1的表面层上，同时彼此隔开，在沟道区域上形成含有金属元素的高介电常数栅极绝缘膜3 2，在高介电常数栅极绝缘膜3上形成栅电极4.高介电常数栅极绝缘膜3具有从源极层6侧端部分出的第一区域3a 与半导体基板1间隔开的沟道区域2的上部，以及除了第一区域3a以外的第二区域3b，其中第一区域3a中的金属元素的原子密度高于第二区域3b中的金属元素的原子密度。版权所有（C）2008，JPO＆INPIT

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