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1. 发明专利

JP2017028133A メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法有权
标题翻译：存储器单元，一种制造半导体集成电路器件的方法，和半导体集成电路装置
公开(公告)号：JP2017028133A
公开(公告)日：2017-02-02
申请号：JP2015146189
申请日：2015-07-23
申请人：株式会社フローディア
发明人：吉田省史 , 大和田福夫 , 岡田大介 , 川嶋泰彦 , 吉田信司 , 柳沢一正 , 谷口泰弘
IPC分类号： H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/115
CPC分类号： H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】金属材料のメタルロジックゲート電極を半導体基板に形成する一連の製造工程において得られるメモリセル、半導体集積回路装置及び半導体集積回路装置の製造方法を提供する。【解決手段】メモリセル1では、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11及びメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2と、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aに沿ってメタル第1選択ゲート電極DGを有した第1選択ゲート構造体3と、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bに沿ってメタル第2選択ゲート電極SGを有した第2選択ゲート構造体4とを設けたことで、メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG及びメタル第2選択ゲート電極SGを形成する。【選択図】図2
摘要翻译：在一系列制造过程的用于在半导体衬底上形成的金属材料的金属逻辑门电极获得的存储单元中，提供一种制造半导体集成电路器件和半导体集成电路器件的方法。甲在存储单元1中，下部的存储器栅极绝缘膜10，电荷存储层EC，上部存储器栅极绝缘膜11和被以此顺序层压金属存储器栅电极存储栅结构2 MG，存储器栅极结构具有第一选择栅极结构3沿在主体2的侧壁上设置一个侧壁隔板8a的第一选择栅电极DG金属，除了侧壁间隔物8b的设置在存储器栅结构2的侧壁沿着通过提供具有金属第二选择栅电极SG的第二选择栅极结构4中，相同的金属材料的金属逻辑门电极LG1，第一选择栅电极DG和金属的金属存储器栅电极MG 形成金属第二选择栅电极SG。 .The

2. 发明专利

JP2019121968A 固体撮像装置及びカメラシステム审中-公开
公开(公告)号：JP2019121968A
公开(公告)日：2019-07-22
申请号：JP2018001487
申请日：2018-01-09
申请人：株式会社フローディア
发明人：宿利章二 , 柳沢一正 , 竹田敏文 , 奥山幸祐 , 谷口泰弘
IPC分类号： H01L27/146 , H01L27/1157 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11524 , H01L27/11526 , H01L27/11573 , H04N5/3745
摘要：【課題】記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。【解決手段】イメージセンサの画素Pには、フォトダイオード35、転送トランジスタ36、リセットトランジスタ37、増幅トランジスタ38とともに、選択トランジスタの機能を有する記憶素子39が設けられている。記憶素子39は、ドレイン側選択トランジスタDST、ソース側選択トランジスタSSTとともにメモリトランジスタMTが一体的な構造で形成されている。メモリトランジスタMTは、書き込み電圧がゲート電圧としてメモリゲート電極41に印加されることにより、フォトダイオード35の受光量に応じた量の電荷を電荷蓄積層42に蓄積する。【選択図】図3

3. 发明专利

JP2019117881A 不揮発性SRAMメモリセル及び不揮発性半導体記憶装置审中-公开
公开(公告)号：JP2019117881A
公开(公告)日：2019-07-18
申请号：JP2017251789
申请日：2017-12-27
申请人：株式会社フローディア
发明人：柳沢一正 , 葛西秀男 , 大和田福夫 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/8244 , H01L27/11 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11568
摘要：【課題】SRAM部に付加される容量成分を小さくすることができる不揮発性SRAMメモリセル及び不揮発性半導体記憶装置を提供する。【解決手段】メモリセル領域40は、その中央にNウェルNWが配置され、NウェルNWを挟むようにメモリセル領域40の両側にPウェルPWa、PWbが配置されている。NウェルNWに第1、第2ロードトランジスタ21a、21bが形成される。PウェルPWaに第1アクセストランジスタ17、第1ドライブトランジスタ22a及び第1不揮発性記憶素子28aが形成され、PウェルPWbに第2アクセストランジスタ18、第2ドライブトランジスタ22b及び第2不揮発性記憶素子28bが形成され、SRAM部の両側の一方に第1不揮発性記憶素子28aが配置され、他方に第2不揮発性記憶素子28bが配置されている。【選択図】図3

4. 发明专利

JP6398021B1 固体撮像装置及びカメラシステム有权
公开(公告)号：JP6398021B1
公开(公告)日：2018-09-26
申请号：JP2018001487
申请日：2018-01-09
申请人：株式会社フローディア
发明人：宿利章二 , 柳沢一正 , 竹田敏文 , 奥山幸祐 , 谷口泰弘
IPC分类号： H04N5/343 , H01L27/146 , H01L21/336 , H01L29/788 , H01L29/792 , H04N5/3745
摘要：【課題】記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。【解決手段】イメージセンサの画素Pには、フォトダイオード35、転送トランジスタ36、リセットトランジスタ37、増幅トランジスタ38とともに、選択トランジスタの機能を有する記憶素子39が設けられている。記憶素子39は、ドレイン側選択トランジスタDST、ソース側選択トランジスタSSTとともにメモリトランジスタMTが一体的な構造で形成されている。メモリトランジスタMTは、書き込み電圧がゲート電圧としてメモリゲート電極41に印加されることにより、フォトダイオード35の受光量に応じた量の電荷を電荷蓄積層42に蓄積する。【選択図】図3

5. 发明专利

JP2017112331A メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法有权
公开(公告)号：JP2017112331A
公开(公告)日：2017-06-22
申请号：JP2015247812
申请日：2015-12-18
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/336 , H01L29/792 , H01L27/115 , G11C16/04 , G11C16/02 , H01L29/788
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法を提案する。【解決手段】本発明によるメモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、本発明のメモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図1

6. 发明专利

JP6789576B2 積和演算装置有权
公开(公告)号：JP6789576B2
公开(公告)日：2020-11-25
申请号：JP2018146297
申请日：2018-08-02
申请人：株式会社フローディア
发明人：柳沢一正 , 林伴一 , 野田敏史 , 谷口泰弘 , 奥山幸祐
IPC分类号： G06G7/16 , G06G7/60

7. 发明专利

JP2020021376A 積和演算装置审中-公开
公开(公告)号：JP2020021376A
公开(公告)日：2020-02-06
申请号：JP2018146297
申请日：2018-08-02
申请人：株式会社フローディア
发明人：柳沢一正 , 林伴一 , 野田敏史 , 谷口泰弘 , 奥山幸祐
IPC分类号： G06G7/00 , G06G7/60
摘要：【課題】出力線に流れる電流の大きさを検出するプリチャージ方式であってもスニーク電流を十分に抑制することができる積和演算装置を提供する。【解決手段】シナプス演算部には、シナプス結合荷重を記憶した複数のメモリセル17が行列状に配列されている。各列のメモリセル17には出力線MALが接続され、各行のメモリセル17には入力線DLが接続されている。メモリセル17は、出力線MALは、プリチャージされ、シナプス結合荷重に応じたセル電流を各メモリセル17が流すことで放電され電位が下がる。メモリセル17は、メモリトランジスタMTとドレイン側トランジスタDTとソース側トランジスタSTとが直列に接続した記憶素子21で構成され、入力線DLと出力線MALの間に接続されている。メモリトランジスタMTは、電荷蓄積層24の電荷量でシナプス結合荷重を記憶する。【選択図】図2

8. 发明专利

JP2018163711A 不揮発性半導体記憶装置有权
公开(公告)号：JP2018163711A
公开(公告)日：2018-10-18
申请号：JP2017059316
申请日：2017-03-24
申请人：株式会社フローディア
发明人：吉田信司 , 柳沢一正 , 佐藤修一 , 谷口泰弘
IPC分类号： H01L27/11526 , H01L27/11558 , H01L21/336 , H01L29/788 , H01L29/792 , G11C16/28 , G11C16/30 , G11C16/26 , G11C16/04
摘要：【課題】従来よりも小型化を図り得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、書き込みビット線PGP0(PGP1)および読み出しビット線BLP間にメモリセル3a(3b)を配置した構成を有し、隣接するメモリセル3a,3b間に設けられた読み出しビット線BLPを、隣接したメモリセル3a,3bで共有するようにした。従って、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。【選択図】図1

9. 发明专利

JP2018032743A メモリセル、および不揮発性半導体記憶装置有权
公开(公告)号：JP2018032743A
公开(公告)日：2018-03-01
申请号：JP2016164002
申请日：2016-08-24
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L29/788 , H01L29/792 , H01L27/115 , G11C16/04 , H01L21/336
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、および不揮発性半導体記憶装置を提案する。【解決手段】メモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、メモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図16

10. 发明专利

JP6276447B1 不揮発性半導体記憶装置有权
公开(公告)号：JP6276447B1
公开(公告)日：2018-02-07
申请号：JP2017059316
申请日：2017-03-24
申请人：株式会社フローディア
发明人：吉田信司 , 柳沢一正 , 佐藤修一 , 谷口泰弘
IPC分类号： G11C16/04 , G11C16/28 , G11C16/26 , G11C7/18 , H01L27/1156 , H01L27/11519 , G11C29/12 , G11C16/24
摘要：【課題】従来よりも小型化を図り得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、書き込みビット線PGP0(PGP1)および読み出しビット線BLP間にメモリセル3a(3b)を配置した構成を有し、隣接するメモリセル3a,3b間に設けられた読み出しビット線BLPを、隣接したメモリセル3a,3bで共有するようにした。従って、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。【選択図】図1

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