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1. 发明专利

JP2017028133A メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法有权
标题翻译：存储器单元，一种制造半导体集成电路器件的方法，和半导体集成电路装置
公开(公告)号：JP2017028133A
公开(公告)日：2017-02-02
申请号：JP2015146189
申请日：2015-07-23
申请人：株式会社フローディア
发明人：吉田省史 , 大和田福夫 , 岡田大介 , 川嶋泰彦 , 吉田信司 , 柳沢一正 , 谷口泰弘
IPC分类号： H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/115
CPC分类号： H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】金属材料のメタルロジックゲート電極を半導体基板に形成する一連の製造工程において得られるメモリセル、半導体集積回路装置及び半導体集積回路装置の製造方法を提供する。【解決手段】メモリセル1では、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11及びメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2と、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aに沿ってメタル第1選択ゲート電極DGを有した第1選択ゲート構造体3と、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bに沿ってメタル第2選択ゲート電極SGを有した第2選択ゲート構造体4とを設けたことで、メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG及びメタル第2選択ゲート電極SGを形成する。【選択図】図2
摘要翻译：在一系列制造过程的用于在半导体衬底上形成的金属材料的金属逻辑门电极获得的存储单元中，提供一种制造半导体集成电路器件和半导体集成电路器件的方法。甲在存储单元1中，下部的存储器栅极绝缘膜10，电荷存储层EC，上部存储器栅极绝缘膜11和被以此顺序层压金属存储器栅电极存储栅结构2 MG，存储器栅极结构具有第一选择栅极结构3沿在主体2的侧壁上设置一个侧壁隔板8a的第一选择栅电极DG金属，除了侧壁间隔物8b的设置在存储器栅结构2的侧壁沿着通过提供具有金属第二选择栅电极SG的第二选择栅极结构4中，相同的金属材料的金属逻辑门电极LG1，第一选择栅电极DG和金属的金属存储器栅电极MG 形成金属第二选择栅电极SG。 .The

2. 发明专利

JP2018032743A メモリセル、および不揮発性半導体記憶装置有权
公开(公告)号：JP2018032743A
公开(公告)日：2018-03-01
申请号：JP2016164002
申请日：2016-08-24
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L29/788 , H01L29/792 , H01L27/115 , G11C16/04 , H01L21/336
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、および不揮発性半導体記憶装置を提案する。【解決手段】メモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、メモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図16

3. 发明专利

JP5956033B1 メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法有权
标题翻译：存储器单元，一种制造半导体集成电路器件的方法，和半导体集成电路装置
公开(公告)号：JP5956033B1
公开(公告)日：2016-07-20
申请号：JP2015146189
申请日：2015-07-23
申请人：株式会社フローディア
发明人：吉田省史 , 大和田福夫 , 岡田大介 , 川嶋泰彦 , 吉田信司 , 柳沢一正 , 谷口泰弘
IPC分类号： H01L27/115 , H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247
CPC分类号： H01L27/115 , H01L21/28 , H01L27/10 , H01L29/788 , H01L29/792
摘要：【課題】金属材料のメタルロジックゲート電極を半導体基板に形成する一連の製造工程において得られるメモリセル、半導体集積回路装置及び半導体集積回路装置の製造方法を提供する。【解決手段】メモリセル1では、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11及びメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2と、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aに沿ってメタル第1選択ゲート電極DGを有した第1選択ゲート構造体3と、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bに沿ってメタル第2選択ゲート電極SGを有した第2選択ゲート構造体4とを設けたことで、メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG及びメタル第2選択ゲート電極SGを形成する。【選択図】図2
摘要翻译：在一系列制造过程的用于在半导体衬底上形成的金属材料的金属逻辑门电极获得的存储单元中，提供一种制造半导体集成电路器件和半导体集成电路器件的方法。甲在存储单元1中，下部的存储器栅极绝缘膜10，电荷存储层EC，上部存储器栅极绝缘膜11和被以此顺序层压金属存储器栅电极存储栅结构2 MG，存储器栅极结构具有第一选择栅极结构3沿在主体2的侧壁上设置一个侧壁隔板8a的第一选择栅电极DG金属，除了侧壁间隔物8b的设置在存储器栅结构2的侧壁沿着通过提供具有金属第二选择栅电极SG的第二选择栅极结构4中，相同的金属材料的金属逻辑门电极LG1，第一选择栅电极DG和金属的金属存储器栅电极MG 形成金属第二选择栅电极SG。 .The

4. 发明专利

JP6783447B2 不揮発性半導体記憶装置のデータ書き込み方法有权
公开(公告)号：JP6783447B2
公开(公告)日：2020-11-11
申请号：JP2016084808
申请日：2016-04-20
申请人：株式会社フローディア
发明人：畑田輝男 , 野田敏史 , 加藤貴文 , 山口貴徳 , 佐藤修一 , 櫻井良多郎 , 川嶋泰彦 , 吉田省史 , 岡田大介 , 葛西秀男 , 谷口泰弘 , 品川裕
IPC分类号： G11C16/04 , H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792 , G11C16/34

5. 发明专利

JP6069569B1 メモリセル、および不揮発性半導体記憶装置有权
标题翻译：存储单元，和非易失性半导体存储器件
公开(公告)号：JP6069569B1
公开(公告)日：2017-02-01
申请号：JP2016164002
申请日：2016-08-24
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/336 , H01L29/788 , H01L29/792 , G11C16/02 , G11C16/04 , H01L27/115
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、および不揮発性半導体記憶装置を提案する。【解決手段】メモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、メモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図16
摘要翻译： A，而减小尺寸，提出了一种存储器单元能够抑制干扰的发生，并且所述非易失性半导体存储器件。甲在存储单元MC中，并通过在翅片部S2中，靠近漏区12a和在鳍部S2的表面上的源极区域12b中增加的杂质浓度的尺寸可以减小，鳍部S2的形状减小存储器栅电极DG和通过选择能够抑制干扰的发生的翅片部分S2之间的电势差。因此，存储器单元MC，同时减少了尺寸，能够抑制干扰的发生。 .The 16

6. 发明专利

JP5982055B1 メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法有权
标题翻译：存储器单元，该非易失性半导体存储装置，和所述非易失性半导体存储器装置的制造方法
公开(公告)号：JP5982055B1
公开(公告)日：2016-08-31
申请号：JP2015247812
申请日：2015-12-18
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , G11C16/04 , G11C16/02 , H01L21/336
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法を提案する。【解決手段】本発明によるメモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、本発明のメモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図1
摘要翻译：甲同时减少能够抑制干扰，该非易失性半导体存储器件的发生的存储单元的大小，并提出了一种用于制造非易失性半导体存储器装置的方法。在根据本发明MC的存储单元，通过在翅片部S2增加的杂质浓度，即使尺寸减小在靠近漏极区域12a和在鳍部S2中，鳍部的表面上的源极区12b的通过减少存储器栅电极DG和鳍部S2可以抑制干扰的发生之间的电位差选择S2的形状。因此，本发明的存储单元MC，同时减少了尺寸，能够抑制干扰的发生。点域1

7. 发明专利

JP2017112331A メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法有权
公开(公告)号：JP2017112331A
公开(公告)日：2017-06-22
申请号：JP2015247812
申请日：2015-12-18
申请人：株式会社フローディア
发明人：岡田大介 , 柳沢一正 , 大和田福夫 , 吉田省史 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/336 , H01L29/792 , H01L27/115 , G11C16/04 , G11C16/02 , H01L29/788
摘要：【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法を提案する。【解決手段】本発明によるメモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、本発明のメモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。【選択図】図1

8. 发明专利

JP2017195010A 不揮発性半導体記憶装置のデータ書き込み方法审中-公开
公开(公告)号：JP2017195010A
公开(公告)日：2017-10-26
申请号：JP2016084808
申请日：2016-04-20
申请人：株式会社フローディア
发明人：畑田輝男 , 野田敏史 , 加藤貴文 , 山口貴徳 , 佐藤修一 , 櫻井良多郎 , 川嶋泰彦 , 吉田省史 , 岡田大介 , 葛西秀男 , 谷口泰弘 , 品川裕
IPC分类号： G11C16/04 , H01L27/115 , H01L29/788 , H01L21/336 , H01L29/792 , G11C16/02
摘要：【課題】従来よりも高速動作を実現し得る不揮発性半導体記憶装置のデータ書き込み方法を提案する。【解決手段】不揮発性半導体記憶装置1では、データ書き込み動作時、空乏層Dにより、メモリゲート電極MGおよびメモリウェルMPW間を量子トンネル効果が発生しない電圧差とするため、高電圧の書き込み阻止電圧を印加する必要がなくなり、電荷蓄積ゲート電圧V PROG に拘束されずに、ビット線BL、ソース線SL、第1選択ゲート線DGLおよび第2選択ゲート線SGLに印加する電圧を、第1選択トランジスタST1および第2選択トランジスタST2がオン・オフ動作し得る電圧値にまで低減できる。その分、第1選択トランジスタST1の第1選択ゲート絶縁膜30や、第2選択トランジスタST2の第2選択ゲート絶縁膜33の各膜厚を薄くでき、当該膜厚が薄くなった分だけ従来よりも高速動作を実現し得る。【選択図】図1

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