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1. 发明专利

JP6273733B2 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム有权
公开(公告)号：JP6273733B2
公开(公告)日：2018-02-07
申请号：JP2013195183
申请日：2013-09-20
申请人：富士通株式会社
发明人：山村周史 , 丸山正治 , 吉田利雄 , 菅竜二 , 清田直宏 , 本藤幹雄 , 本車田強
IPC分类号： G06F12/14
CPC分类号： G06F12/023 , G06F9/30043 , G06F12/10 , G06F12/1027 , G06F12/1441 , G06F12/1483

2. 发明专利

JP5974720B2 演算処理装置、情報処理装置および情報処理装置の制御方法有权
标题翻译：处理器，控制信息处理装置和信息处理设备的方法
公开(公告)号：JP5974720B2
公开(公告)日：2016-08-23
申请号：JP2012177106
申请日：2012-08-09
申请人：富士通株式会社
发明人：小野寺光一 , 山村周史 , 引地徹
IPC分类号： G06F12/0802 , G06F12/08 , G06F12/00
CPC分类号： G06F17/30289 , G06F13/16 , G06F13/1605 , G06F13/1621 , G06F13/1626 , G06F13/1642

3. 发明专利

JP2018022339A 演算処理装置及び演算処理装置の制御方法审中-公开
公开(公告)号：JP2018022339A
公开(公告)日：2018-02-08
申请号：JP2016153060
申请日：2016-08-03
申请人：富士通株式会社
发明人：駒形真 , 丸山拓巳 , 山村周史 , 中川雅人 , 藏本昌宏
IPC分类号： G06F9/38
CPC分类号： G06F5/01 , G06F7/483 , G06F7/5443 , G06F9/46 , G06F17/153 , G06F2207/3828 , G06N3/04 , G06N20/00
摘要：【課題】演算処理速度を向上させる演算処理装置及び演算処理装置の制御方法を提供する。【解決手段】複数の浮動小数点レジスタ500は、データを格納する。処理実行部131は、浮動小数点レジスタ500に格納されたデータを用いて演算処理を行う。第1スイッチ143及び第2スイッチ144は、処理実行部131と浮動小数点レジスタ500とを結ぶ経路を選択する。スイッチ制御部141は、処理実行部131からの切替指示を基に、選択経路を切り替えるように第1スイッチ143及び第2スイッチ144を制御する。【選択図】図1

4. 发明专利

JP2017228213A 演算処理装置及び演算処理装置の制御方法审中-公开
公开(公告)号：JP2017228213A
公开(公告)日：2017-12-28
申请号：JP2016125576
申请日：2016-06-24
申请人：富士通株式会社
发明人：中川雅人 , 丸山拓巳 , 山村周史 , 藏本昌宏
IPC分类号： G06F9/355 , G06F9/32
CPC分类号： G06F9/3016 , G06F9/30014 , G06F9/30065 , G06F9/325 , G06F9/345 , G06F9/383
摘要：【課題】演算命令を繰り返し実行させる場合に演算に寄与しない無駄な命令サイクルを削減し、演算の実行効率を向上させることができる演算処理装置を提供する。【解決手段】複数の命令を記憶する記憶部と、デコード対象の命令を計数値により特定する計数部と、記憶部から計数値に基づいて読み出された命令をデコードするデコード部と、デコードした命令が繰り返し命令である場合、繰り返し命令の後続の命令のうち、指定される命令数分の繰り返し対象命令を指定される繰り返し回数だけ繰り返すように計数部の計数値を更新させるとともに、2回目以降に繰り返し実行する繰り返し対象命令の被演算対象である更新オペランドを生成し、2回目以降の繰り返し対象命令を実行する場合、2回目以降の繰り返し対象命令のオペランドを生成した更新オペランドにそれぞれ更新して出力する制御部とを有する。【選択図】図2

5. 发明专利

JP2017040969A 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム有权
标题翻译：处理单元，所述处理单元的控制方法和处理器的控制程序
公开(公告)号：JP2017040969A
公开(公告)日：2017-02-23
申请号：JP2015160447
申请日：2015-08-17
申请人：富士通株式会社
发明人：山村周史
IPC分类号： G06F12/0804 , G06F12/08
CPC分类号： G06F9/3001 , G06F12/0864 , G06F12/0875 , G06F12/126 , G06F2212/1044 , G06F2212/452 , G06F2212/6042 , Y02D10/13
摘要：【課題】使用しないウェイの動作を停止して演算処理装置の消費電力を削減する場合に、コヒーレンシを維持する。【解決手段】演算処理装置1は、演算処理部2と、複数のウェイを含むキャッシュメモリ7と、ウェイを使用するかを示す使用情報が格納される使用情報レジスタ3と、使用情報の書き換えに基づいて、使用を停止する停止ウェイに保持されたデータをキャッシュメモリから削除する処理と、削除するデータのうちキャッシュメモリ上で書き換えられたデータを下位の記憶装置8に書き戻す処理とを含むパージ処理を実行するパージ制御部4と、メモリアクセス要求に基づいてキャッシュメモリにアクセスするとともに、パージ処理中にキャッシュメモリへのアクセスを抑止するアクセス制御部5と、パージ処理の完了後、使用情報レジスタが保持する使用情報に基づいて、停止ウェイの動作を停止する電力制御部6を有する。【選択図】図1
摘要翻译： A当的方式停止操作不用于降低处理器的功率消耗，以维持一致性。处理器1中，运算处理部2中，高速缓冲存储器7，包括以多种方式，使用信息寄存器3中所使用的信息被存储，其指示是否使用方式，使用信息的重写基于净化包括删除在停止方式中保存的数据，以停止使用所述高速缓冲存储器的过程中，和写回高速缓冲存储器中的数据中重写的数据的处理，以在较低的数据存储装置8被删除净化控制单元4执行的处理，以及访问基于所述存储器访问请求时，访问控制单元5，以防止在清洗过程完成之后的清洗过程访问高速缓冲存储器的高速缓冲存储器，以信息寄存器有基于所保持的使用的信息，具有功率控制单元6停止的停止方式的操作。 1点域

6. 发明专利

JP6627629B2 演算処理装置、および演算処理装置の制御方法有权
公开(公告)号：JP6627629B2
公开(公告)日：2020-01-08
申请号：JP2016081294
申请日：2016-04-14
申请人：富士通株式会社
发明人：山村周史
IPC分类号： G06F12/0897 , G06F12/0862

7. 发明专利

JP6477352B2 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム有权
公开(公告)号：JP6477352B2
公开(公告)日：2019-03-06
申请号：JP2015160447
申请日：2015-08-17
申请人：富士通株式会社
发明人：山村周史
IPC分类号： G06F12/0804 , G06F12/0895

8. 发明专利

JP5966759B2 演算処理装置および演算処理装置の制御方法有权
标题翻译：用于算术处理装置和处理单元控制方法
公开(公告)号：JP5966759B2
公开(公告)日：2016-08-10
申请号：JP2012181522
申请日：2012-08-20
申请人：富士通株式会社
发明人：辛島大亮 , 山村周史 , 石村直也
IPC分类号： G06F13/362 , G06F12/00
CPC分类号： G06F12/00 , G06F3/061 , G06F3/0659 , G06F3/0679 , G06F9/3824 , G06F12/0866 , G06F12/0897

9. 发明专利

JP2015141590A 演算処理装置及び演算処理装置の制御方法有权
标题翻译：算术处理单元和算术处理单元的控制方法
公开(公告)号：JP2015141590A
公开(公告)日：2015-08-03
申请号：JP2014014390
申请日：2014-01-29
申请人：富士通株式会社
发明人：谷義政 , 山村周史
IPC分类号： G06F12/08
CPC分类号： G06F12/084 , G06F12/0859 , G06F2212/62
摘要：【課題】OS用CPUコアからのメモリアクセス要求と汎用CPUコアからのメモリアクセス要求との頻度の比率を柔軟に変更できるようにする。【解決手段】演算処理装置1は,オペレーティングシステムに含まれる命令を実行するOS用演算処理部と,複数の汎用演算処理部と,共有キャッシュメモリ24と,キャッシュ制御部120と,要求選択回路100と,メモリアクセス要求に対応するデータを一時的に記憶するデータバッファ28とを有する共有キャッシュ部20と,メモリアクセス制御部27とを有する。共有キャッシュ部は,要求選択回路によるOS用演算処理部からのメモリアクセス要求の投入基準を有する第1の設定値と,データバッファ内のOS用演算処理部からのメモリアクセス要求に対するデータを記憶する領域の容量を設定する第2の設定値のいずれか一方または両方が設定されるメモリアクセス帯域制御レジスタ110を有する。【選択図】図1
摘要翻译：要解决的问题：灵活地将存储器访问请求的频率从OS CPU的CPU内核改变为来自通用CPU内核的存储器访问请求。解算：算术处理单元1包括：运算处理部件，用于 OS，用于执行包括在操作系统中的指令; 多个通用运算处理部; 共享高速缓存部分20具有共享高速缓存存储器24，高速缓存控制部分120，请求选择电路100和用于临时存储对应于存储器访问请求的数据的数据缓冲器28; 存储器访问控制部分27.共享高速缓存部分包括存储器访问带控制寄存器110，其中具有来自用于OS的算术处理部分的存储器访问请求的输入引用的第一设置值中的一个或两个被请求选择电路和用于将与来自OS的算术处理部分的存储器访问请求相对应的数据的区域的容量设置在数据缓冲器中的第二设定值。

10. 发明专利

JP6712052B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6712052B2
公开(公告)日：2020-06-17
申请号：JP2016128447
申请日：2016-06-29
申请人：富士通株式会社
发明人：山村周史 , 丸山拓巳 , 中川雅人 , 藏本昌宏
IPC分类号： G06F9/345 , G06F9/38 , G06F17/16

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