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1. 发明专利

JP6458682B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6458682B2
公开(公告)日：2019-01-30
申请号：JP2015165280
申请日：2015-08-24
申请人：富士通株式会社
发明人：大河原英喜 , 原口正寿
IPC分类号： G06F12/0862

2. 发明专利

JP2017045153A 演算処理装置及び演算処理装置の制御方法有权
标题翻译：的算术处理装置的方法，以及处理单元
公开(公告)号：JP2017045153A
公开(公告)日：2017-03-02
申请号：JP2015165280
申请日：2015-08-24
申请人：富士通株式会社
发明人：大河原英喜 , 原口正寿
IPC分类号： G06F12/08
CPC分类号： G06F12/0862 , G06F12/0875 , G06F12/0884 , G06F12/0897 , G06F2212/1021 , G06F2212/452 , G06F2212/6024
摘要：【課題】ハードウェアプリフェッチの動作を柔軟に制御可能な演算処理装置を提供する。【解決手段】メモリアクセス命令を実行する命令実行部10と、メモリアクセス命令に係るデータを記憶する主記憶装置60と命令実行部との間に配されたキャッシュメモリ部と、キャッシュメモリ部20及び30に対して発行するプリフェッチに係る制御情報を保持する制御情報保持部40と、過去に実行されたメモリアクセス命令に基づくアドレス情報を保持するアドレス情報保持部51と、ハードウェアプリフェッチ要求を生成し発行する制御部50Aとを有する。アドレス情報保持部に保持されたアドレス情報と、実行するメモリアクセス命令でのアクセスアドレスを比較し、比較結果に基づいてメモリアクセス命令に付加された指示情報で指定される制御情報保持部の制御情報に応じたキャッシュメモリ部に対するハードウェアプリフェッチ要求を生成し発行する。【選択図】図1
摘要翻译：为了提供灵活的控制的处理器的硬件操作预取。用于执行的存储器访问指令时，设置在主存储器60中，并且根据存储器访问指令时，高速缓冲存储器单元20和存储数据，指令执行单元之间的高速缓冲存储器单元的指令执行单元10 控制信息保持部40用于保持发放给30预取的控制信息，地址信息保持单元51保持基于在过去执行的存储器访问指令的地址信息，并产生硬件预提取请求并发出控制单元50A。地址信息保持地址信息保存单元进行比较，以执行所述存储器访问指令的存取地址，由指示信息指定在所述控制信息存储单元中的控制信息添加到存储器访问指令基于比较结果生成发出硬件预取请求到对应于高速缓冲存储器部分。点域1

3. 发明专利

JP2020013362A 演算処理装置及び演算処理装置の制御方法审中-公开
公开(公告)号：JP2020013362A
公开(公告)日：2020-01-23
申请号：JP2018135604
申请日：2018-07-19
申请人：富士通株式会社
发明人：田ノ元正和 , 大河原英喜
IPC分类号： G06F12/0897 , G06F9/38 , G06F12/0862
摘要：【課題】演算処理装置及び演算処理装置の制御方法において、プリフェッチを効率的に制御して性能を向上することを目的とする。【解決手段】演算処理装置は、生成されたプリフェッチ要求に対し、前記プリフェッチ要求を生成した要求元を判別する識別子を付加するプリフェッチ生成回路と、前記識別子毎に前記プリフェッチ要求が、第1のキャッシュメモリより下位階層に設けられた第2のキャッシュメモリにヒットするキャッシュヒットが一定回数観測されたことを契機として、前記第2のキャッシュメモリの階層におけるプリフェッチのうち前記要求元からのプリフェッチのみを抑止する情報を前記プリフェッチ生成回路へ出力するキャッシュ制御回路とを備える。【選択図】図1

4. 发明专利

JP6493088B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6493088B2
公开(公告)日：2019-04-03
申请号：JP2015165252
申请日：2015-08-24
申请人：富士通株式会社
发明人：大河原英喜 , 高木紀子 , 秋月康伸 , 北村健一 , 本藤幹雄
IPC分类号： G06F12/0875 , G06F12/0855 , G06F12/084 , G06F17/16 , G06F12/0886

5. 发明专利

JP2017045151A 演算処理装置及び演算処理装置の制御方法有权
标题翻译：的算术处理装置的方法，以及处理单元
公开(公告)号：JP2017045151A
公开(公告)日：2017-03-02
申请号：JP2015165252
申请日：2015-08-24
申请人：富士通株式会社
发明人：大河原英喜 , 高木紀子 , 秋月康伸 , 北村健一 , 本藤幹雄
IPC分类号： G06F9/38 , G06F9/34 , G06F9/30 , G06F12/08
CPC分类号： G06F12/0848 , G06F12/0895 , G06F9/38 , G06F9/48 , G06F2212/1024 , G06F2212/281 , G06F2212/282 , G06F2212/608
摘要：【課題】高スループット及び低レイテンシでギャザーロード命令を実行することが可能な演算処理装置を提供する。【解決手段】キャッシュメモリと、ロード命令の処理対象となる全ての要素データについて、各々要素データを含むように分割された複数のグループ毎にキャッシュメモリに対するキャッシュ要求を発行する発行部と、ロード命令の処理対象となる各要素データのアドレスを比較し、同じグループに含まれる要素データが同時にアクセス可能であるかを判定する比較部と、発行部から発行されたキャッシュ要求を登録するロードキューに登録されたキャッシュ要求に応じてキャッシュメモリにアクセスする制御部とを有し、制御部は、比較部により同時にアクセス可能であると判定された全ての要素データを1回のアクセスにより処理する。【選択図】図1
摘要翻译：为了提供执行具有高吞吐量和低延迟一个收集加载指令一个的处理器。和高速缓冲存储器，对所有的要素数据由加载指令，用于发出缓存请求到高速缓冲存储器的每个所述多个分割组中包括的每个单元数据的发布单元进行处理，加载指令比较每个元素的数据的地址进行处理，在包括在同一组注册一个比较器的加载队列元件数据注册判断是否同时访问，所发出的高速缓存从所述发出单元请求已经和控制单元，用于访问高速缓冲存储器响应于高速缓冲存储器请求，控制单元处理该同时访问的，被确定为一个接入每一个元素的数据是由比较单元。点域1

6. 发明专利

JP6011194B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6011194B2
公开(公告)日：2016-10-19
申请号：JP2012208692
申请日：2012-09-21
申请人：富士通株式会社
发明人：大河原英喜
IPC分类号： G06F12/08 , G06F12/0804
CPC分类号： G06F12/0855 , G06F9/3017 , G06F9/3824 , G06F9/3857 , Y02B60/1225

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