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1. 发明专利

JP2011171768A Semiconductor die package and method for making the same 审中-公开
标题翻译：半导体封装及其制造方法
公开(公告)号：JP2011171768A
公开(公告)日：2011-09-01
申请号：JP2011126313
申请日：2011-06-06
申请人： Fairchild Semiconductor Corp , フェアチャイルドセミコンダクターコーポレイション
发明人： JEON OSEOB , CHOI YOONHWA , GOOI BOON HUAN , ESTACIO MARIA CRISTINA B , CHONG DAVID , KENG TAN TEIK , NAM SHIBAEK , JOSHI RAJEEV , WU CHUNG-LIN , IYER VENKAT , LIM LAY YEAP , LEE BYOUNG-OK
IPC分类号： H01L23/50
CPC分类号： H01L24/29 , H01L21/561 , H01L23/3121 , H01L23/4951 , H01L23/49558 , H01L23/49562 , H01L23/49575 , H01L23/49861 , H01L24/32 , H01L24/36 , H01L24/40 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/83 , H01L24/97 , H01L25/0655 , H01L2223/54406 , H01L2223/54486 , H01L2224/16 , H01L2224/291 , H01L2224/29111 , H01L2224/2919 , H01L2224/2929 , H01L2224/29299 , H01L2224/293 , H01L2224/32057 , H01L2224/32225 , H01L2224/40245 , H01L2224/45015 , H01L2224/45124 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/45169 , H01L2224/45565 , H01L2224/456 , H01L2224/45644 , H01L2224/45669 , H01L2224/48091 , H01L2224/48137 , H01L2224/48227 , H01L2224/48237 , H01L2224/48247 , H01L2224/48257 , H01L2224/48465 , H01L2224/49113 , H01L2224/4943 , H01L2224/73204 , H01L2224/73265 , H01L2224/83192 , H01L2224/83385 , H01L2224/83801 , H01L2224/8385 , H01L2224/85013 , H01L2224/97 , H01L2924/00013 , H01L2924/00014 , H01L2924/0132 , H01L2924/014 , H01L2924/07802 , H01L2924/12042 , H01L2924/1305 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/15747 , H01L2924/181 , H01L2924/1815 , H01L2924/19043 , H01L2924/30107 , H01L2224/85 , H01L2924/00 , H01L2924/0105 , H01L2924/01082 , H01L2924/00012 , H01L2224/13111 , H01L2924/0665 , H01L2224/29099 , H01L2224/29199 , H01L2224/37099
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor die package that is manufactured at a relatively low cost, and/or has better functions. SOLUTION: The present invention relates a method including: a step for obtaining a premolded substrate having a first surface and a second surface, wherein the premolded substrate includes a leadframe structure and a molding material, the leadframe structure has a pad region, and an exterior surface of the pad region and an exterior surface of the molding material are substantially coplanar and coincide with the second surface of the premolded substrate; and a step of attaching at least two semiconductor dies to the first surface of the premolded substrate. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供以相对低的成本制造和/或具有更好的功能的半导体管芯封装。解决方案：本发明涉及一种方法，包括：获得具有第一表面和第二表面的预成型基板的步骤，其中所述预成型基板包括引线框架结构和模制材料，所述引线框架结构具有焊盘区域，并且所述垫区域的外表面和所述成型材料的外表面基本上共面并与所述预成型基板的第二表面重合; 以及将至少两个半导体管芯附接到所述预成型基板的第一表面的步骤。版权所有（C）2011，JPO＆INPIT

2. 发明专利

JP2011050071A Cross point switch with serializer and deserializer function 审中-公开
标题翻译：具有串行和DESERIALIZER功能的交叉点开关
公开(公告)号：JP2011050071A
公开(公告)日：2011-03-10
申请号：JP2010223766
申请日：2010-10-01
申请人： Fairchild Semiconductor Corp , フェアチャイルドセミコンダクターコーポレイション
发明人： FOWLER MICHAEL L
IPC分类号： H04L12/56 , H04Q3/52 , G06F13/00 , G06F13/36 , H03K17/00 , H03K19/173
CPC分类号： H04L49/101 , H03K17/002 , H04L49/201
摘要： PROBLEM TO BE SOLVED: To improve setup of a cross point switch and data throughput latencies. SOLUTION: The present invention relates to a programmable switch 10 having three or more ports, each port having data lines separate from lines sharing control and addressing. The programmable switch 10 includes internal logic control 20, 22 and electronic modules 12, that accept and deserialize the control and address signals. The logic control 20, 22 directs the data in signals to one or more of the output data lines. Since the data and control and addressing lines are separate, the control may act concurrently with the data to direct the data properly. A sending unit must synchronize such operations to ensure data coherency and proper timing. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：改进交叉点交换机的设置和数据吞吐量延迟。解决方案：本发明涉及具有三个或更多个端口的可编程开关10，每个端口具有与共享控制和寻址的线分开的数据线。可编程开关10包括内部逻辑控制20,22和电子模块12，其接受并反序列化控制和地址信号。逻辑控制20,22将信号中的数据引导到一个或多个输出数据线。由于数据和控制和寻址行是分开的，所以控制可以与数据同时进行，以正确地引导数据。发送单元必须同步这些操作，以确保数据一致性和正确的时序。版权所有（C）2011，JPO＆INPIT

3. 发明专利

JP2009532913A How to combine the semiconductor substrate to a metal substrate 审中-公开
公开(公告)号：JP2009532913A
公开(公告)日：2009-09-10
申请号：JP2009504368
申请日：2007-03-12
申请人：フェアチャイルドセミコンダクターコーポレイション
发明人： − リンウー、チュン , ユルマズ、ハムザ , リー、ミンファ , ワン、チー
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L29/417
CPC分类号： H01L21/76251 , H01L21/6835 , H01L24/28 , H01L29/78603 , H01L2224/16 , H01L2224/29111 , H01L2224/2919 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01024 , H01L2924/01029 , H01L2924/01033 , H01L2924/01042 , H01L2924/01047 , H01L2924/0105 , H01L2924/01058 , H01L2924/01074 , H01L2924/01078 , H01L2924/01082 , H01L2924/0132 , H01L2924/01322 , H01L2924/0133 , H01L2924/10253 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/157 , H01L2924/19041 , H01L2924/19043 , H01L2924/3011 , H01L2924/351 , H01L2924/01026 , H01L2924/01028 , H01L2924/3512 , H01L2924/00 , H01L2924/00012 , H01L2924/0665
摘要： A method of bonding a semiconductor substrate to a metal substrate is disclosed. In some embodiments the method includes forming a semiconductor device in a semiconductor substrate, the semiconductor device comprising a first surface. The method further includes obtaining a metal substrate. The metal substrate is bonded to the first surface of the semiconductor device, wherein at least a portion of the metal substrate forms an electrical terminal for the semiconductor device.

4. 发明专利

JP4243182B2 Configurable switch level shifting can be selected 有权
公开(公告)号：JP4243182B2
公开(公告)日：2009-03-25
申请号：JP2003514734
申请日：2002-07-02
申请人：フェアチャイルドセミコンダクターコーポレイション
发明人：スレドジェスキー，リー , ロウエ，ブレント
IPC分类号： H03K17/693 , H03K17/06 , H03K17/30 , H04L12/56
CPC分类号： H03K17/302 , H03K17/063 , H04L49/102 , H04L49/40

5. 发明专利

JP4208719B2 Active voltage level bus switch (or pass gate) converter 有权
公开(公告)号：JP4208719B2
公开(公告)日：2009-01-14
申请号：JP2003548405
申请日：2002-11-25
申请人：フェアチャイルドセミコンダクターコーポレイション
发明人：クラーク，シーン，エックス , ブーマー，ジェイムス，ビー
IPC分类号： H03K17/687 , H03K19/0175 , H03K19/0185 , H03K19/0948
CPC分类号： H03K19/018507 , H03K19/018592

7. 发明专利

JP3949443B2 Conversion switch circuit having the disable option 有权
公开(公告)号：JP3949443B2
公开(公告)日：2007-07-25
申请号：JP2001383546
申请日：2001-12-17
申请人：フェアチャイルドセミコンダクターコーポレイション
发明人：ジェイムス・ブーマー , トレノー・エフ・クッデル , ブレント・ローウェ
IPC分类号： H03K19/00 , H03K19/0185 , H03K17/16 , H03K17/687
CPC分类号： H03K17/162 , H03K17/687

8. 发明专利

JP2006515466A Of low standard deviation high resistance value divided poly-p resistor 审中-公开
公开(公告)号：JP2006515466A
公开(公告)日：2006-05-25
申请号：JP2004568037
申请日：2003-12-17
申请人：フェアチャイルドセミコンダクターコーポレイション
发明人：オルソン，ジェイムス，マイケル
IPC分类号： H01L27/04 , H01L21/02 , H01L21/3205 , H01L21/822 , H01L21/8249 , H01L23/52 , H01L27/06 , H01L27/08
CPC分类号： H01L28/20 , H01L21/8249 , H01L27/0635 , H01L27/0802
摘要：本発明は、二層のポリシリコンから構成されている抵抗器構造に関する。本質的な装置は、専用に付着されるか、又は双極性相補形金属酸化物半導体の流れにおけるベースエピ成長のような存在する工程ステップの部分として形成される上部層を利用して形成される。このポリ層は、打ち込み線量を適切にスケーリングすることにより又はその場ドープ法により比較的高い面抵抗（310Ω/cm
2 （１平方インチ当たり2000Ω）を超える）をもって製造することができる。本発明において、この層は100 nm（1000 Å）以下の厚みとなるように構成されている。この厚みをもって形成されているこのような抵抗器は、より厚い層をもって製造されている抵抗器と比較して、抵抗がより良好な標準偏差を示すことが実証されている。加えて、細長い形状に製造される実用的な抵抗器は、その形状に５つの屈曲部が組み込まれている場合に、抵抗がより良好な標準偏差を明確に示す。抵抗器の端部は、すでに工程手順の部分である付着とともに自己整合法において、底部ポリ層の付加により形成される。端部の結果、本質的な抵抗器の本体は単一のポリ層から形成され、一方、端部は２つの層から生成される。これらの端部は、標準的な珪化物及び接触子のエッチング処理が、特別な配慮を必要とすることなく、構造体に加えられるのに十分な厚みを有する。加えて、専用の又はすでに使用可能なインプラントが抵抗器の端部に組み込まれ、ポリシリコンから珪化物へのオーミック接触を確実とし、又は接触子金属が実現される。これらのステップは、安定した、低抵抗の、オーミック端部接触子を有し、容易に製造される抵抗器構造を作り出し、及び310Ω/cm
2 （１平方インチ当たり2000Ω）を超える本質的な抵抗器を作り出すことを可能とする。

9. 发明专利

JP2003017987A Selectable output edge rate control 审中-公开
标题翻译：可选输出边缘速率控制
公开(公告)号：JP2003017987A
公开(公告)日：2003-01-17
申请号：JP2002150088
申请日：2002-05-24
申请人： Fairchild Semiconductor Corp , フェアチャイルドセミコンダクターコーポレイション
发明人： KLEIN CHRISTIAN , MISKE MYRON J
IPC分类号： H03K5/12 , H03K17/16
CPC分类号： H03K17/164
摘要： PROBLEM TO BE SOLVED: To provide an apparatus and method for selecting and controlling an edge slew rate of an output signal of an integrated circuit. SOLUTION: A circuit employing current starved pull-up and pull-down transistors is configured so as to connect current sources 4, 10, 12, 14 to an output transistor stage 8 via each transistor. The current of the current sources 4, 10, 12, 14 is selected so that the current starved transistors provide a known voltage edge rate characteristic as a function of the current sources 4, 10, 12, 14 and parameters of the transistor 8. Two additional current sources or more provide a current in parallel with the 1st current source when being enabled, resulting in selectively accelerating the controlled edge rate characteristic according to the enabled current source. The enabled input is provided to each additional current source so as to selectively control a faster or slower edge rate characteristic. A reference voltage is used to decide the parameter of the transistors and the current of the current sources. MOSFET transistors are adopted for the transistors of this circuit.
摘要翻译：要解决的问题：提供一种用于选择和控制集成电路的输出信号的边沿压摆率的装置和方法。解决方案：采用电流衰减上拉和下拉晶体管的电路被配置为经由每个晶体管将电流源4,10,12,14连接到输出晶体管级8。选择电流源4,10,12,14的电流，使得当前的饥饿晶体管提供作为电流源4,10,12,14以及晶体管8的参数的函数的已知电压边缘速率特性。两个额外的电流源或更多电流源在启用时提供与第一电流源并联的电流，导致根据使能的电流源选择性地加速受控边沿速率特性。将启用的输入提供给每个附加电流源，以便选择性地控制更快或更慢的边缘速率特性。参考电压用于决定晶体管的参数和电流源的电流。该晶体管采用MOSFET晶体管。

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