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1. 发明专利

JP6500200B2 半導体記憶装置有权
公开(公告)号：JP6500200B2
公开(公告)日：2019-04-17
申请号：JP2015035858
申请日：2015-02-25
申请人：株式会社フローディア
发明人：葛西秀男 , 谷口泰弘 , 川嶋泰彦 , 櫻井良多郎 , 品川裕 , 戸谷達郎 , 山口貴徳 , 大和田福夫 , 吉田信司 , 畑田輝男 , 野田敏史 , 加藤貴文 , 村谷哲也 , 奥山幸祐
IPC分类号： G11C17/06 , H01L27/10

2. 发明专利

JP2017084960A 不揮発性半導体記憶装置有权
公开(公告)号：JP2017084960A
公开(公告)日：2017-05-18
申请号：JP2015211619
申请日：2015-10-28
申请人：株式会社フローディア , Floadia Co Ltd
发明人： OWADA FUKUO , KAWASHIMA YASUHIKO , YOSHIDA SHINJI , TANIGUCHI YASUHIRO , SAKURAI RIYOUTAROU , SHINAGAWA YUTAKA , KASAI HIDEO , OKUYAMA KOSUKE
IPC分类号： H01L29/788 , G11C16/04 , H01L21/336 , H01L27/115 , H01L29/792
CPC分类号： G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る不揮発性半導体記憶装置を提案する。【解決手段】メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な4つの電気的切断部13a,13b,13d,13c(13e,13f,13h,13g)を延設電極部15a(15b)の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。【選択図】図4

3. 发明专利

JP2017069478A 不揮発性半導体記憶装置有权
公开(公告)号：JP2017069478A
公开(公告)日：2017-04-06
申请号：JP2015195638
申请日：2015-10-01
申请人：株式会社フローディア
发明人：大和田福夫 , 川嶋泰彦 , 吉田信司 , 谷口泰弘 , 櫻井良多郎 , 品川裕 , 葛西秀男 , 奥山幸祐
IPC分类号： H01L29/788 , H01L29/792 , H01L27/115 , G11C16/04 , H01L21/336
CPC分类号： G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】従来に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに電圧変動による消費電力の増加を低減し得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じる場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動による消費電力の増加を低減し得る。【選択図】図4

4. 发明专利

JP2017028133A メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法有权
标题翻译：存储器单元，一种制造半导体集成电路器件的方法，和半导体集成电路装置
公开(公告)号：JP2017028133A
公开(公告)日：2017-02-02
申请号：JP2015146189
申请日：2015-07-23
申请人：株式会社フローディア
发明人：吉田省史 , 大和田福夫 , 岡田大介 , 川嶋泰彦 , 吉田信司 , 柳沢一正 , 谷口泰弘
IPC分类号： H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/115
CPC分类号： H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】金属材料のメタルロジックゲート電極を半導体基板に形成する一連の製造工程において得られるメモリセル、半導体集積回路装置及び半導体集積回路装置の製造方法を提供する。【解決手段】メモリセル1では、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11及びメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2と、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aに沿ってメタル第1選択ゲート電極DGを有した第1選択ゲート構造体3と、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bに沿ってメタル第2選択ゲート電極SGを有した第2選択ゲート構造体4とを設けたことで、メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG及びメタル第2選択ゲート電極SGを形成する。【選択図】図2
摘要翻译：在一系列制造过程的用于在半导体衬底上形成的金属材料的金属逻辑门电极获得的存储单元中，提供一种制造半导体集成电路器件和半导体集成电路器件的方法。甲在存储单元1中，下部的存储器栅极绝缘膜10，电荷存储层EC，上部存储器栅极绝缘膜11和被以此顺序层压金属存储器栅电极存储栅结构2 MG，存储器栅极结构具有第一选择栅极结构3沿在主体2的侧壁上设置一个侧壁隔板8a的第一选择栅电极DG金属，除了侧壁间隔物8b的设置在存储器栅结构2的侧壁沿着通过提供具有金属第二选择栅电极SG的第二选择栅极结构4中，相同的金属材料的金属逻辑门电极LG1，第一选择栅电极DG和金属的金属存储器栅电极MG 形成金属第二选择栅电极SG。 .The

5. 发明专利

JP6069054B2 不揮発性半導体記憶装置有权
公开(公告)号：JP6069054B2
公开(公告)日：2017-01-25
申请号：JP2013057328
申请日：2013-03-19
申请人：株式会社フローディア
发明人：谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/336 , H01L29/788 , H01L29/792 , H01L27/10 , G11C16/04 , H01L27/115
CPC分类号： H01L29/7841 , G11C16/0466 , H01L29/4234 , H01L29/66659 , H01L29/788 , H01L29/792

6. 发明专利

JP2016189233A 不揮発性SRAMメモリセル、および不揮発性半導体記憶装置有权
公开(公告)号：JP2016189233A
公开(公告)日：2016-11-04
申请号：JP2016154645
申请日：2016-08-05
申请人：株式会社フローディア
发明人：品川裕 , 谷口泰弘 , 葛西秀男 , 櫻井良多郎 , 川嶋泰彦 , 戸谷達郎 , 奥山幸祐
IPC分类号： H01L21/8244 , H01L27/11 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , H01L27/105 , G11C11/417 , G11C16/04 , G11C14/00
摘要：【課題】不揮発メモリ部にデータを書き込み可能なSRAMの高速動作を実現し得る不揮発性SRAMメモリセル、および不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、SRAMデータを不揮発メモリ部16に書き込むプログラム動作に必要な電圧を下げることができるので、当該不揮発メモリ部16と接続させるSRAM15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4[nm]以下に形成でき、その分、SRAM15を低い電源電圧によって高速動作させることができ、かくして、SRAM15のSRAMデータを不揮発メモリ部16に書き込めるとともに、当該SRAM15での高速動作を実現し得る。【選択図】図2

7. 发明专利

JP2016115382A 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2016115382A
公开(公告)日：2016-06-23
申请号：JP2014253463
申请日：2014-12-15
申请人：株式会社フローディア
发明人：葛西秀男 , 谷口泰弘 , 品川裕 , 櫻井良多郎 , 川嶋泰彦 , 奥山幸祐
IPC分类号： G11C16/04 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , G11C16/02
CPC分类号： G11C16/02 , G11C16/04 , G11C16/06 , H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】ディスターブの発生を抑制し、さらには小型化を図る不揮発性半導体記憶装置を提供する。【解決手段】第1制御線DL0からの電圧をメモリゲート電圧として切替トランジスタ26aを介して副制御線W11に印加しつつ、他の切替トランジスタ26bによって対応する副制御線W12への電圧印加を遮断できることから、第1制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置させつつも、切替トランジスタ26bによってメモリゲート電圧が印加されるメモリセルM21,M22を減らすことができ、ディスターブの発生を抑制する。また、第1制御線DL0からメモリゲート電圧が印加される副制御線W11をそのままメモリトランジスタF11,F12のゲートとして流用し、1つの配線層に副制御線W11とゲートとを形成したことで、副制御線W11とゲートとを別の配線層に形成する場合に比して小型化を図る。【選択図】図3
摘要翻译：要解决的问题：提供一种抑制干扰发生并小型化的非易失性半导体存储装置。解决方案：由于施加到对应的副控制线W12的电压可以被开关晶体管26b阻挡，同时来自第一控制线通过另一个开关晶体管26a将DL0施加到子控制线W11作为存储器栅极电压，即使存储单元M11，M12，M21也可以减小开关晶体管26b施加了存储栅极电压的存储单元M21，M22 M22沿着第一控制线DL0沿一个方向排列，从而能够抑制干扰的发生。此外，从第一控制线DL0施加了存储栅极电压的副控制线W11用作存储晶体管F11，F12的栅极，副控制线W11和栅极形成在一个布线层上，由此小型化与子控制线W11和栅极形成在不同的布线层上的情况相比可以实现。图3

8. 发明专利

JP5934416B1 メモリセルおよび不揮発性半導体記憶装置有权
公开(公告)号：JP5934416B1
公开(公告)日：2016-06-15
申请号：JP2015111190
申请日：2015-06-01
申请人：株式会社フローディア
发明人：谷口泰弘 , 大和田福夫 , 川嶋泰彦 , 吉田信司 , 奥山幸祐
IPC分类号： H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247
CPC分类号： H01L27/115 , H01L29/788 , H01L29/792
摘要：【課題】メモリゲート電極周辺における破壊耐圧を向上させつつ、電荷蓄積層以外の箇所に電荷が蓄積されることによる動作不具合を防止するメモリセル及び不揮発性半導体記憶装置を提供する。【解決手段】メモリゲート電極MG及び第1選択ゲート電極DG間や、メモリゲート電極MG及び第2選択ゲート電極SG間を隔てるようにして側壁スペーサ28a内及び28b内に窒化側壁層32a、32bをそれぞれ形成して、一の側壁スペーサ28a及び他の側壁スペーサ28bを単に絶縁性酸化膜で形成した場合に比して、メモリゲート電極MG周辺における破壊耐圧を向上させる。また、電荷蓄積層ECよりも窒化側壁層32a、32bをメモリウエルMWから遠ざけ、メモリウエルMWから電荷蓄積層ECに電荷を注入する際、窒化側壁層32a、32bへ電荷が注入され難くし、電荷蓄積層EC以外の箇所に電荷が蓄積される動作不具合を防止する。【選択図】図1

9. 发明专利

JP2015142081A アンチヒューズメモリおよび半導体記憶装置审中-公开
标题翻译：防静电存储器和半导体存储器件
公开(公告)号：JP2015142081A
公开(公告)日：2015-08-03
申请号：JP2014015352
申请日：2014-01-30
申请人：株式会社フローディア
发明人：谷口泰弘 , 奥山幸祐
IPC分类号： H01L27/10
摘要：【課題】読み出し情報に対する信頼性を高めつつ、高速動作を実現し、かつ小型化を図り得るアンチヒューズメモリおよび半導体記憶装置を提案する。【解決手段】スイッチゲート電極7およびプログラムゲート電極8で同じワード線WL1を共有させつつ、プログラムゲート絶縁膜12だけを絶縁破壊させることができるので、回路構成を小型化し得、また、スイッチゲート電極7の仕事関数を変えれば、当該スイッチゲート絶縁膜11の膜厚を薄くし得、データ読み出し時におけるスイッチゲート電極7でのチャネル領域におけるオンオフ動作の高速動作を実現し得る。読み出しゲート電圧がプログラムゲート電極8に繰り返し印加されても、プログラムゲート絶縁膜12が破壊されてデータが書き込まれた状態にはならず、データの読み出し時における読み出し情報に対する信頼性を高めることができる。【選択図】図2
摘要翻译：要解决的问题：提供高速紧凑的反熔丝存储器和具有增强的读出信息可靠性的半导体存储器件。解决方案：可以获得紧凑的电路配置，因为可以在程序栅极绝缘膜上进行介电击穿在开关栅极电极7和编程栅极电极8之间共享相同的字线WL1，而且，如果开关栅极的工作功能可以获得薄的开关栅极绝缘膜11的膜厚度电极7被改变，并且可以在数据读出时实现在开关栅电极7的沟道区域中的高速ON / OFF操作。即使向编程栅极8重复施加读出栅极电压，程序栅极绝缘膜12断裂，也不会产生数据写入状态，从而可以提高数据读出时的读出信息的可靠性。

10. 发明专利

JP2013069364A Nonvolatile semiconductor memory device 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2013069364A
公开(公告)日：2013-04-18
申请号：JP2011205934
申请日：2011-09-21
申请人： Floadia Co Ltd , 株式会社フローディア
发明人： SHINAGAWA YUTAKA , KASAI HIDEO , TANIGUCHI YASUHIRO
IPC分类号： G11C16/04 , G11C16/02 , H01L21/336 , H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11517 , G11C16/0416 , G11C16/0483 , G11C16/24 , G11C16/3468
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device in which a voltage can be more freely set than conventional ones when a selected memory cell transistor is charged.SOLUTION: In a nonvolatile semiconductor memory device 1, when a selected memory cell transistor 115 is charged, a high-voltage write prohibition voltage is applied to a P-type MOS transistor 9b, and a low-voltage write voltage is applied to an N-type MOS transistor 15a, thereby sharing a role to apply voltage to the selected memory cell transistor 115 or a non-selected memory cell transistor 116, into the P-type MOS transistor 9b and the N-type MOS transistor 15a. This enables individual adjustment of respective gate voltages and source voltages of the P-type MOS transistor 9b and the N-type MOS transistor 15a, and finally a voltage between gate substrates can be set to 4[V] or so, for example.
摘要翻译：要解决的问题：提供一种非易失性半导体存储器件，其中当选择的存储单元晶体管被充电时，其可以比常规电压更自由地设置电压。解决方案：在非易失性半导体存储器件1中，当选择的存储单元晶体管115被充电时，向P型MOS晶体管9b施加高电压写入禁止电压，并施加低电压写入电压从而共用向P型MOS晶体管9b和N型MOS晶体管15a施加电压至所选存储单元晶体管115或非选择存储单元晶体管116的作用。由此，能够对P型MOS晶体管9b和N型MOS晶体管15a的各个栅极电压和源极电压进行单独的调整，最终将栅极基板之间的电压设定为例如4 [V]左右。版权所有（C）2013，JPO＆INPIT

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