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71. 发明专利

JP2007110323A Phase adjustment circuit 有权
标题翻译：相位调整电路
公开(公告)号：JP2007110323A
公开(公告)日：2007-04-26
申请号：JP2005297742
申请日：2005-10-12
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： IWATA TORU
IPC分类号： H03L7/081 , H03L7/08 , H03L7/087 , H04L7/02
CPC分类号： H03L7/0814 , H03L7/07 , H03L7/0805 , H03L7/0812 , H04L7/0037 , H04L7/0337
摘要： PROBLEM TO BE SOLVED: To achieve a phase adjustment circuit for adjusting the phase relationship between data and delay clock signals optimally regardless of the level of a data rate. SOLUTION: The phase adjustment circuit adjusts the phase between the data signal Data and a clock signal CLK discretely. The phase adjustment circuit comprises a delay line 10A for delaying the clock signal CLK to generate a delay clock signal Rclk; a phase comparator 20 for comparing the phase of the data signal Data with that of the delay clock signal CLK; a delay control unit 30 for outputting a delay control signal SSx, based on the result of comparison by the phase comparator 20; and a delay control unit 40A for outputting a delay control signal RSx, based on the frequency of the clock signal CLK. In this case, the delay line 10A determines the amount of delay in the delay clock signal to the clock signal based on the control signal. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了实现用于最佳地调整数据和延迟时钟信号之间的相位关系的相位调整电路，而不管数据速率的水平如何。
解决方案：相位调整电路分别调整数据信号Data与时钟信号CLK之间的相位。相位调整电路包括延迟线10A，用于延迟时钟信号CLK以产生延迟时钟信号Rclk; 相位比较器20，用于将数据信号Data的相位与延迟时钟信号CLK的相位进行比较; 延迟控制单元30，用于根据相位比较器20的比较结果输出延迟控制信号SSx; 以及延迟控制单元40A，用于基于时钟信号CLK的频率输出延迟控制信号RSx。在这种情况下，延迟线10A基于控制信号确定延迟时钟信号对时钟信号的延迟量。版权所有（C）2007，JPO＆INPIT

72. 发明专利

JP2006128221A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2006128221A
公开(公告)日：2006-05-18
申请号：JP2004311422
申请日：2004-10-26
申请人： Fujitsu Ltd , 富士通株式会社
发明人： TSUTSUMI AKIMICHI , SHINKAWA KIYOSHI , HABA MITSUO , AKAHA YUICHI
IPC分类号： H01L21/822 , H01L27/04 , H03K5/00
CPC分类号： H04L7/02 , H04L7/0037
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of correctly receiving data by correcting signal delay at the input/output interface of a chip after the chip is mounted on a board for wiring between chips.
SOLUTION: The semiconductor device comprises a timing correction circuit which is coupled to an external terminal to which an input data signal is supplied, and latches one signal according to the other signal at a plurality of relative latch timings where relative timings between an input data signal and an internal clock signal are made different stepwise. It also comprises a latch circuit which is coupled to the timing correction circuit for latching the input data signal at an optimum relative latch time.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种半导体器件，其能够通过在将芯片安装在用于芯片之间布线的板上的芯片的输入/输出接口上校正信号延迟来正确地接收数据。解决方案：半导体器件包括定时校正电路，该定时校正电路耦合到提供输入数据信号的外部端子，并且在多个相对锁存器定时中根据另一信号锁存一个信号，其中相对定时输入数据信号和内部时钟信号逐步变化。它还包括一个锁存电路，该锁存电路耦合到定时校正电路，用于在最佳相对锁存时间内锁存输入数据信号。版权所有（C）2006，JPO＆NCIPI

73. 发明专利

KR20210032988A KR20210032988A - Use of broadcast physical layer for one-way time transmission in Coordinated Universal Time to receivers 审中-公开
公开(公告)号：KR20210032988A
公开(公告)日：2021-03-25
申请号：KR1020217004033A
申请日：2019-07-15
申请人： 싱클레어 브로드캐스트 그룹, 인코포레이티드
发明人： 마이클 제이. 사이먼
IPC分类号： H04N21/43 , H04H20/12 , H04H20/42 , H04H20/57 , H04J3/06 , H04J11/00 , H04L7/00 , H04L12/26 , H04L29/06 , H04L29/08 , H04N21/8547
CPC分类号： H04H20/12 , H04W56/004 , H04H20/423 , H04H20/57 , H04J3/0602 , H04J3/0635 , H04L43/0852 , H04L69/28 , H04L69/323 , H04L7/0037 , H04L7/0054 , H04L7/0087 , H04L7/0091 , H04N21/4302 , H04N21/8547 , H04W56/0015 , H04J2011/0096
摘要： 물리적 계층 시그널링을 이용하는 일방향 시간 전송을 위한 시스템들 및 방법들이 본원에서 개시된다. 일부 예들에 따르면, 방법은 송신 디바이스의 클록에 기초하여 타이밍 정보를 생성하는 단계를 포함하고, 여기서 타이밍 정보는 타임스탬프 및 메타데이터를 포함한다. 방법은 프레임의 프리앰블을 생성하는 단계를 더 포함하고, 여기서 프리앰블은 타이밍 정보의 타임스탬프 및 메타데이터를 포함한다. 방법은 프레임을 형성하는 단계 - 프레임은 부트스트랩, 프리앰블, 및 페이로드를 포함함 -, 및 프레임을 수신기 디바이스로 송신하는 단계를 또한 포함한다. 이 개시내용의 일방향 시간 전송 시스템들 및 방법들은 클록의 신속하고 신뢰성 있는 확립을 수반하는 이동 디바이스들에 서빙할 수 있다.

74. 发明专利

JP6421515B2 信号再生回路および信号再生方法审中-公开
公开(公告)号：JP6421515B2
公开(公告)日：2018-11-14
申请号：JP2014195564
申请日：2014-09-25
申请人：富士通株式会社
发明人：奥秀樹
IPC分类号： H04L7/033
CPC分类号： H04L7/0037 , H04L7/033 , H04L25/03

75. 发明专利

JP6419981B2 システム内のグローバルクロックの提供方法及び装置审中-公开
公开(公告)号：JP6419981B2
公开(公告)日：2018-11-07
申请号：JP2017542247
申请日：2015-10-23
申请人：武漢数字派特科技有限公司 , THE WUHAN DIGITAL PET CO., LTD
发明人：房磊 , 張博
IPC分类号： G04G5/00 , G06F1/10 , H04L7/00
CPC分类号： H04L7/0037 , G06F1/04 , G06F1/12 , H04B3/46 , H04J3/0638 , H04J3/0682 , H04L7/0008 , H04L7/10

76. 发明专利

JP2018125791A CDR回路及び受信回路审中-公开
公开(公告)号：JP2018125791A
公开(公告)日：2018-08-09
申请号：JP2017018374
申请日：2017-02-03
申请人：富士通株式会社
发明人：ラマンワヒッド , シェイクホレスラミアリ , 柴▲崎▼ 崇之 , 田村泰孝
IPC分类号： H03K5/19 , H03L7/087 , H04L7/033
CPC分类号： H04L7/0037 , H03L7/0807 , H03L7/085 , H03L7/087 , H03L7/099 , H04L7/0079 , H04L7/033
摘要：【課題】回路面積を縮小する。【解決手段】比較回路部11は、クロック信号が重畳されたデータ信号Diを受け、クロック信号CLKに同期したタイミングで、異なる3つの閾値とデータ信号Diとを比較し、データパターン検出回路12は、その比較結果に基づいて、データ信号Diにおける連続する3ビットが011または100となるデータパターンの発生を検出する。周波数検出回路13は、そのデータパターンの発生が少なくとも3回検出されたときの、データパターンの2ビット目の検出時のデータ信号Diと、3つの閾値との比較結果の変化に基づいて、クロック信号CLKの周波数に対しデータ信号Diに重畳されたクロック信号の周波数が速いか否か検出する。調整回路14は、その検出結果に基づいて調整信号を出力し、発振回路15は、調整信号に基づいて、位相及び周波数が調整されたクロック信号CLKを出力する。【選択図】図1

77. 发明专利

JP2018063612A 演算装置および制御システム审中-公开
公开(公告)号：JP2018063612A
公开(公告)日：2018-04-19
申请号：JP2016202216
申请日：2016-10-14
申请人：オムロン株式会社
发明人：福田泰士 , 江口重行
IPC分类号： H04L12/28 , G05B19/05
CPC分类号： H04L7/0037 , G05B19/05 , G06F17/5054 , H04L7/0008 , H04L12/28
摘要：【課題】異なる通信線を介してそれぞれ演算装置に接続された複数の機能ユニットの間で、それぞれの信号が出力されるタイミングを同期させることのできる新たな構成を提供する。【解決手段】制御システムを構成する演算装置が提供される。演算装置は、制御システムにおける時刻を管理するマスタクロックと、第1の通信線を介して第1の機能ユニットとの間でデータを送受信する第1の通信回路と、第2の通信線を介して第2の機能ユニットとの間でデータを送受信する第2の通信回路と、第1の機能ユニットにおいて受信された出力データに対応する信号を出力するための処理を開始すべき第1のタイミングを第1の機能ユニットへ指示するとともに、第2の機能ユニットにおいて受信された出力データに対応する信号を出力するための処理を開始すべき第2のタイミングを第2の機能ユニットへ指示する、タイミング指示手段とを含む。【選択図】図8

78. 发明专利

JP2018502526A システム内のグローバルクロックの提供方法及び装置审中-公开
公开(公告)号：JP2018502526A
公开(公告)日：2018-01-25
申请号：JP2017542247
申请日：2015-10-23
申请人：武漢数字派特科技有限公司 , THE WUHAN DIGITAL PET CO., LTD
发明人：房磊 , 張博
IPC分类号： H04L7/00 , G04G5/00 , G06F1/10
CPC分类号： H04L7/0037 , H04L7/00 , H04L7/0008
摘要：システム内のグローバルクロックの提供方法及び提供装置であって、システム内の端末間が通信可能に接続され、各端末はそれぞれ最終的に信号記録部を介してクロック源に通信接続され、クロック源はネットワークに1つのキャリブレーション信号を送信し、信号記録部はキャリブレーション信号の現在の送信時間T(0)を記録し、各端末は、クロック源との距離が異なるため、順次に該キャリブレーション信号を受信して、該信号を返し、リターン信号はネットワークにより順次信号記録部に返し、信号記録部はさらに順次に各リターン信号の時間T(n)を記録することにより各端末のクロック源からの信号遅延を測定することができ、この遅延を補正パラメータとして使用することにより、端末が完全に一致する時間基準を有することを確保することができる。また、このような設置により、各端末からクロック源へのクロック配線の長さを制御する必要がなく、クロック配線の配慮の必要なく、大量の配線による、システムの組立、校正、メンテナンス、拡張の困難を避けることができる。【選択図】図2

79. 发明专利

JP6068193B2 受信装置及び送受信システム有权
标题翻译：接收机和收发信机系统
公开(公告)号：JP6068193B2
公开(公告)日：2017-01-25
申请号：JP2013039802
申请日：2013-02-28
申请人：シナプティクス・ジャパン合同会社
发明人：糸魚川敬一 , 小江信一 , 黒沢淳 , 田村敬
IPC分类号： H04L7/00
CPC分类号： H04L25/0272 , H04L25/14 , H04L7/0008 , H04L7/0037 , H04L7/0041 , H04L7/0338 , H04L7/04

80. 发明专利

JP2016528813A 多相クロック生成方法有权
标题翻译：多相位时钟产生方法
公开(公告)号：JP2016528813A
公开(公告)日：2016-09-15
申请号：JP2016529827
申请日：2014-07-22
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：リ、チュルク , ウィレイ、ジョージ・アラン , ウィートフェルト、リチャード・ドミニク
IPC分类号： H04L25/02 , H04L7/00
CPC分类号： H04L7/033 , G06F13/4295 , H04B3/50 , H04L7/00 , H04L7/0037 , H04L7/0041
摘要：多相シグナリングのためのシステムおよび方法について本明細書で説明する。一実施形態では、データを受信するための方法が、複数の導体からシンボルのシーケンスを受信することと、シンボルの受信されたシーケンス中の遷移を検出することによってクロック信号を生成することとを備える。本方法はまた、シンボルの受信されたシーケンスを遅延させることと、クロック信号を使用してシンボルの遅延させられたシーケンス中の1つまたは複数のシンボルをキャプチャすることとを備え、ここにおいて、シンボルの遅延させられたシーケンス中の前のシンボルが、シンボルの受信されたシーケンス中の現在シンボルへの検出された遷移に基づいて生成されたクロック信号中のクロックパルスを使用してキャプチャされる。
摘要翻译：它本文描述了用于为多相信令的系统和方法。在一个实施例中，包括用于接收数据的方法，包括：从多个导体的接收符号的序列，并通过检测在序列接收的符号的过渡产生的时钟信号。该方法还包括一个延迟码元的接收序列，并已使用的时钟信号延迟的符号序列中捕获的一个或多个符号，其中符号的是使用时钟脉冲在根据所检测的转变到在序列接收的符号当前符号所生成的时钟信号捕获的序列中获得延迟先前符号。

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