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61. 发明专利

JPWO2003088365A1 半導体装置及びその製造方法有权
公开(公告)号：JPWO2003088365A1
公开(公告)日：2005-08-25
申请号：JP2003585188
申请日：2003-04-16
申请人：松下電器産業株式会社
发明人：高木　剛 , 剛高木
IPC分类号： H01L29/78 , H01L21/28 , H01L21/321 , H01L21/336 , H01L21/8238 , H01L29/10 , H01L29/423 , H01L29/49 , H01L29/80
CPC分类号： H01L29/4983 , H01L21/2807 , H01L21/28105 , H01L21/28114 , H01L21/28247 , H01L21/32105 , H01L21/823807 , H01L21/823842 , H01L21/82385 , H01L21/823864 , H01L29/1054 , H01L29/7836 , H01L29/802
摘要：半導体基板10上に、ゲート絶縁膜11を介して下部ゲート電極膜を形成する工程と、下部ゲート電極膜上に、この下部ゲート電極膜よりも酸化速度の遅い材料からなる上部ゲート電極膜を形成する工程と、上部ゲート電極膜及び下部ゲート電極膜をパターニングして、下部ゲート電極12a及び上部ゲート電極12bを有するゲート電極12を形成する工程と、半導体基板10に不純物を導入してソース・ドレイン領域15を形成する工程と、下部ゲート電極12a及び上部ゲート電極12bの側面を酸化し、下部ゲート電極12aの側方におけるゲート長方向の厚さが、上部ゲート電極12bの側方におけるゲート長方向の厚さよりも大きい酸化膜サイドウォール13を形成する工程とを備えている半導体装置の製造方法。

62. 发明专利

JP2004253541A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2004253541A
公开(公告)日：2004-09-09
申请号：JP2003041196
申请日：2003-02-19
申请人： Ricoh Co Ltd , 株式会社リコー
发明人： NEGORO TAKAAKI , SHIMIZU EI
IPC分类号： H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092 , H01L29/10 , H01L29/423 , H01L29/49 , H01L29/78 , H03K3/03
CPC分类号： H01L29/4983 , H01L21/82345 , H01L21/823462 , H01L21/823842 , H01L27/088 , H01L27/092 , H01L29/1045 , H01L29/42368 , H03K3/0315
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device equipped with an MOS transistor capable of being formed by a small area and provided with an excellent λ-characteristic. SOLUTION: A gate electrode 11 is formed on a channel region 7 of the surface of an n-well region 5 formed on a p-type semiconductor substrate 1 through a gate oxide film 9. A source 13a and a drain 13d are formed on both sides of the channel region 7 on the surface of the n-well region 5. In the channel region 7, the concentration of a channel impurity is different in the region 7s on the source 13a side and the region 7d on the drain 13d side in the lengthwise direction of the channel, while the threshold voltage of the region 7s on the side of the source 13s is specified so as to be higher compared with the threshold voltage of the region 7d on the side of the drain 13d. COPYRIGHT: (C)2004,JPO&NCIPI
摘要翻译：要解决的问题：提供一种配备有能够由小面积形成并具有优异的λ特性的MOS晶体管的半导体器件。解决方案：栅电极11通过栅极氧化膜9形成在形成在p型半导体衬底1上的n-阱区5的表面的沟道区域7.源极13a和漏极13d 形成在n阱区域5的表面上的沟道区域7的两侧。在沟道区域7中，沟道杂质的浓度在源极13a侧的区域7s和漏极区域7d上不同 13d侧，而源极13s侧的区域7s的阈值电压比漏极13d侧的区域7d的阈值电压高。版权所有（C）2004，JPO＆NCIPI

63. 发明专利

JP2004514294A The semiconductor device between lines capacitance and crosstalk noise is reduced 审中-公开
公开(公告)号：JP2004514294A
公开(公告)日：2004-05-13
申请号：JP2002543706
申请日：2001-10-04
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：ハウゼ，フレデリック・エヌ , ビーチョレック，カルステン , ホルストマン，マンフレット
IPC分类号： H01L29/43 , H01L21/28 , H01L21/336 , H01L23/532 , H01L29/417 , H01L29/49 , H01L29/78 , H01L29/786
CPC分类号： H01L29/4983 , H01L21/28247 , H01L23/5329 , H01L29/41775 , H01L29/6659 , H01L29/7833 , H01L2924/0002 , H01L2924/00
摘要：ゲート電極（２０４）とドレイン線およびソース線との間に配置された絶縁材料を有するトランジスタ装置（２００）が開示されており、絶縁材料の誘電定数は３．５またはそれ未満である。したがって、ゲート電極とドレイン線およびソース線との間のキャパシタンスが減少でき、それにより、電界効果トランジスタ（２００）の信号性能を、減少されたクロストークノイズで改良する。

64. 发明专利

JP2003338507A Mis type semiconductor device and method of manufacturing the same 有权
标题翻译： MIS型半导体器件及其制造方法
公开(公告)号：JP2003338507A
公开(公告)日：2003-11-28
申请号：JP2002147237
申请日：2002-05-22
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： TSUCHIYA RYUTA , HORIUCHI KATSUTADA
IPC分类号： H01L27/092 , H01L21/336 , H01L21/8238 , H01L29/49 , H01L29/78
CPC分类号： H01L29/6659 , H01L21/823864 , H01L29/4983 , H01L29/665 , H01L29/6656 , Y10S257/90
摘要： PROBLEM TO BE SOLVED: To speed up a signal delay by suppressing the short channel effect of a MIS type transistor and reducing the fringing capacity of a gate.
SOLUTION: With respect to the MIS type transistor, a sidewall spacer is formed of an insulation film having a high dielectric constant. With the sidewall spacer as a mask, an impurity diffusion layer region is formed. The sidewall of the sidewall spacer having a high dielectric constant is formed in an optimum thickness (5 to 15 nm) necessary to achieve a high driving current, and an outer sidewall spacer is formed of an insulation film (silicon oxide film) having a small dielectric constant. By this structure, a short channel effect can be sufficiently suppressed, and source and drain parasitic resistance can also be suppressed. Furthermore, a parasitic capacity can be held down resulting in achieving high driving performance.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：通过抑制MIS型晶体管的短沟道效应并降低栅极的边缘容量来加速信号延迟。解决方案：对于MIS型晶体管，侧壁间隔物由具有高介电常数的绝缘膜形成。以侧壁间隔物作为掩模，形成杂质扩散层区域。在实现高驱动电流所需的最佳厚度（5〜15nm）中形成具有高介电常数的侧壁间隔物的侧壁，并且外侧壁间隔物由具有小的绝缘膜（氧化硅膜）形成介电常数。通过这种结构，可以充分抑制短沟道效应，还可以抑制源极和漏极寄生电阻。此外，可以抑制寄生容量，从而实现高驱动性能。版权所有（C）2004，JPO

65. 发明专利

JPS61134072A Gate structure of mos type fet 失效
标题翻译： MOS型FET的门结构
公开(公告)号：JPS61134072A
公开(公告)日：1986-06-21
申请号：JP25693984
申请日：1984-12-05
申请人： Toshiba Corp
发明人： ENDO KAZUO , MITANI TATSURO , NODA NOBORU
IPC分类号： H01L29/78 , H01L29/43 , H01L29/49
CPC分类号： H01L29/4983 , H01L29/4975
摘要： PURPOSE: To enhance the heat resistance, chemical resistance, oxidation resistance, and high frequency characteristic by a method wherein the front and back of a high melting point metallic film or the whole surface of the high melting point metallic layer are covered with a high melting point silicide layer.
CONSTITUTION: A resist film 31 of required pattern in accordance with the gate region of a semiconductor substrate 20 is formed on a high melting point silicide layer 22 of the uppermost layer. Next, etching is carried out by using the resist film 31 as the mask, thus forming a state that the top and bottom of a gate electrode 23 are covered with the high melting point silicide 22, and the resist film 31 is removed. Another high melting point silicide film 22 is formed on the gate insulation film 21 by sputtering so as to cover the exposed surface of the electrode 23 and the silicide 22 on its top. Thereafter, the silicide film 22 is etched by a reactive ion etching having anisotropy; accordingly, a gate structure 25 of the MOSFET covered with the silicide film 22 at the regions of the top and side of the gate electrode 23 is obtained.
COPYRIGHT: (C)1986,JPO&Japio
摘要翻译：目的：通过高熔点金属膜的前面和背面或高熔点金属层的整个表面被高熔点覆盖的方法来提高耐热性，耐化学性，耐氧化性和高频特性点硅化物层。构成：在最上层的高熔点硅化物层22上形成根据半导体衬底20的栅极区域的所需图案的抗蚀剂膜31。接下来，通过使用抗蚀剂膜31作为掩模进行蚀刻，从而形成栅电极23的顶部和底部被高熔点硅化物22覆盖的状态，并且去除抗蚀剂膜31。通过溅射在栅极绝缘膜21上形成另一高熔点硅化物膜22，以覆盖电极23的暴露表面和顶部的硅化物22。此后，通过具有各向异性的反应离子蚀刻蚀刻硅化物膜22; 因此，获得了在栅电极23的顶部和侧面的区域处被硅化物膜22覆盖的MOSFET的栅极结构25。

66. 发明专利

JPS59124161A Mis type field effect semiconductor device 失效
标题翻译： MIS类型场效应半导体器件
公开(公告)号：JPS59124161A
公开(公告)日：1984-07-18
申请号：JP22925982
申请日：1982-12-29
申请人： Fujitsu Ltd
发明人： TSUCHIYA SHINPEI
IPC分类号： H01L27/10 , H01L29/49 , H01L29/78
CPC分类号： H01L29/4983 , H01L29/78
摘要： PURPOSE:To obtain an FET, wherein a threshold voltage is not dhanged during the operation even though the size of each part is proportionally reduced, by making the work function of a material on the drain side larger than that on the source side, thereby constituting a gate electrode. CONSTITUTION:On a p type Si substrate 16, n source and drain 14 and 15 and an insulating film 13 are provided as usual, and a gate electrode is formed by poly Si. B ions are implanted in the entire area of the gate electrode. Then, with a p type gate electrode part 12 as a mask, As ions are implanted, and an n type gate electrode part 11 is formed. In this constitution, since the conduction band level of the electrode 12 in the vicinity of drain 15 is increased by about 1eV than the electrode 11 in the vicinity of the source 14, a voltage, which is applied to the gate insulating film 13 in the vicinity of the layer 15, is decreased by 1eV. Therefore the injection electric field in the vicinity of the layer 15 is lowered, and the injection of hot electrons is suppressed. Since the gate electric field at the lower gate voltage is oriented in the repelling direction of the electrons, the injection is further suppressed. In this case, a channel is formed on the source side. Thus Vth is not changed during the operation even though the device is made compact.
摘要翻译：目的：为了获得FET，其中即使每个部件的尺寸成比例地减小，阈值电压也不会突出，通过使漏极侧的材料的功函数大于源极侧的材料的功函数，从而构成栅电极。构成：在p型Si衬底16上，如通常提供n +源极14和15以及绝缘膜13，并且通过多晶硅形成栅电极。 B离子注入到栅电极的整个区域中。然后，以p +型栅电极部12为掩模，注入As离子，形成n +型栅电极部11。在这种结构中，由于在源极14附近的漏极15附近的电极12的导带电平比电极11增加大约1eV，所以施加到栅极绝缘膜13的电压层15的附近减少1eV。因此，层15附近的注入电场降低，并且抑制了热电子的注入。由于在栅极电压较低的栅电极被定向在电子的排斥方向，所以进一步抑制了注入。在这种情况下，在源侧形成通道。因此，即使器件紧凑，在操作期间也不会改变Vth。

67. 发明专利

JP2018046050A 半導体装置およびその製造方法审中-公开
公开(公告)号：JP2018046050A
公开(公告)日：2018-03-22
申请号：JP2016177625
申请日：2016-09-12
申请人：ルネサスエレクトロニクス株式会社
发明人：吉冨敦司 , 川嶋祥之
IPC分类号： H01L29/788 , H01L29/792 , H01L27/115 , H01L21/336
CPC分类号： H01L27/1157 , H01L29/40117 , H01L29/408 , H01L29/42344 , H01L29/4983 , H01L29/66833 , H01L29/78 , H01L29/792
摘要：【課題】不揮発性メモリを有する半導体装置の信頼性や性能を向上させる。【解決手段】半導体基板SB上に絶縁膜GFを介して制御ゲート電極CGが形成され、半導体基板SB上に、電荷蓄積部を有する絶縁膜MZを介してメモリゲート電極MGが形成されている。絶縁膜MZは、半導体基板SBとメモリゲート電極MGとの間と、制御ゲート電極CGとメモリゲート電極MGとの間とにわたって形成されている。制御ゲート電極CGとメモリゲート電極MGとの間において、絶縁膜MZとメモリゲート電極MGとの間に絶縁膜ZFが形成されている。絶縁膜ZFは、メモリゲート電極MGの下には形成されておらず、絶縁膜ZFの下端面ZFaの下に、メモリゲート電極MGの一部が存在している。【選択図】図2

68. 发明专利

JP2018014395A 半導体装置およびその製造方法审中-公开
公开(公告)号：JP2018014395A
公开(公告)日：2018-01-25
申请号：JP2016142524
申请日：2016-07-20
申请人：ルネサスエレクトロニクス株式会社
发明人：永久克己 , 酒井敦
IPC分类号： H01L29/78 , H01L29/786 , H01L29/423 , H01L29/49 , H01L21/28 , H01L21/336
CPC分类号： H01L29/7835 , H01L21/28061 , H01L29/0653 , H01L29/0847 , H01L29/1033 , H01L29/402 , H01L29/42312 , H01L29/4236 , H01L29/4238 , H01L29/4983 , H01L29/665 , H01L29/66659 , H01L29/78624
摘要：【課題】STI構造の素子分離領域を有するLDMOSにおいて、素子分離領域の底面の端部近傍の半導体基板内で生じた電子がゲート電極に注入されることに起因して絶縁破壊が生じることを防ぐ。【解決手段】ソース・ドレイン領域間の半導体基板SBの主面に埋め込まれた素子分離領域EIと隣接するオフセット領域POFの上面の直上において、ゲート電極GEを構成するシリコン膜SGを貫通する溝D1を形成し、シリコン膜SGと、溝D1内を埋め込む金属膜MGとによりゲート電極GEを構成する。【選択図】図2

69. 发明专利

JP2017527989A 横方向漸変仕事関数を有するトランジスタゲート金属审中-公开
公开(公告)号：JP2017527989A
公开(公告)日：2017-09-21
申请号：JP2017503095
申请日：2014-08-19
申请人：インテル・コーポレーション
发明人：ジャン、チア−ホン , ハーフェツ、ワリド , チャン、ス−ユ , オラク−バウ、ロマン , チャン、ティン , ラマスワミー、ラフル , リュー、ペイ−チ , ディアス、ネヴィル
IPC分类号： H01L29/78 , H01L21/336 , H01L21/8234 , H01L27/088 , H01L29/423 , H01L29/49 , H01L29/786
CPC分类号： H01L29/42376 , H01L21/28088 , H01L21/31155 , H01L21/32134 , H01L21/32136 , H01L21/32139 , H01L21/82345 , H01L21/823456 , H01L21/823475 , H01L23/535 , H01L23/66 , H01L27/088 , H01L29/4966 , H01L29/4983 , H01L29/66545 , H01L29/78
摘要：ゲート電極長にわたって単調に漸変している仕事関数を有するゲート電極を備えたトランジスタを含む半導体デバイス、ならびにそのようなデバイスを製造する方法。いくつかの実施形態において、高電圧性能を向上させるために、ゲート金属の仕事関数を、ゲート電極のソース端とドレイン端の間で漸変させる。いくつかの実施形態において、ゲート金属の厚さは、ソース端における非ゼロ値から、ドレイン端におけるより大きな厚さまで漸変している。さらなる実施形態では、漸変ゲート金属厚を有する高電圧トランジスタは、ノミナル厚さのゲート電極金属を採用した他のトランジスタと共に集積化される。いくつかの実施形態において、半導体デバイスを製造する方法は、第1の開口部内で周囲の誘電体に対して第1のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間でゲート金属厚を漸変させることを含む。

70. 发明专利

JP2017162920A 半導体装置及びその製造方法审中-公开
公开(公告)号：JP2017162920A
公开(公告)日：2017-09-14
申请号：JP2016044677
申请日：2016-03-08
申请人：東芝メモリ株式会社
发明人：後藤正和
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7835 , H01L29/083 , H01L29/0847 , H01L29/66356 , H01L29/665 , H01L29/66537 , H01L29/66575 , H01L29/66659 , H01L29/7391 , H01L29/4983
摘要：【課題】オフ時のリーク電流を抑制することが可能なTFETを提供する。【解決手段】本発明の実施形態によれば、半導体装置が提供される。半導体装置は、第1ソース領域と、第2ソース領域と、ドレイン領域とを備える。第1ソース領域は、半導体層に形成された、第1導電型の領域である。第2ソース領域は、ゲート領域に隣接し、前記第1ソース領域に形成された第2導電体の領域であって、前記第1ソース領域と電気的に接続し、当該第2ソース領域の第1面の一端が前記ゲート領域に形成されたゲート絶縁膜と接しており、当該第1面と反対側の第2面の少なくとも一部が前記第1ソース領域と接している。ドレイン領域は、前記第2ソース領域と前記ゲート領域を挟むように、前記ゲート領域に隣接して前記半導体層に形成された、第1導電型の領域である。【選択図】図1

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