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51. 发明专利

JP5159270B2 Non-volatile semiconductor memory device and a method of manufacturing the same 有权
公开(公告)号：JP5159270B2
公开(公告)日：2013-03-06
申请号：JP2007303663
申请日：2007-11-22
申请人：株式会社東芝
发明人：英之田端 , 宏行永嶋 , 裕文井上 , 光一久保 , 政則小村
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00 , H01L49/00 , H01L49/02
CPC分类号： H01L45/1675 , G11C13/00 , G11C13/0009 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/085 , H01L45/1233 , H01L45/147
摘要： A nonvolatile semiconductor storage apparatus includes: a plurality of first wirings; a plurality of second wirings which cross the plurality of first wirings; and a memory cell which is connected between both the wirings at an intersection of the first and second wirings, and includes a variable resistive element operative to store information according to a change in resistance and includes a variable resistive element, wherein the memory cell is formed so that a cross section area of the variable resistive element becomes smaller than a cross section area of the other portion.

52. 发明专利

JPWO2011045886A1 抵抗変化型不揮発性記憶装置有权
公开(公告)号：JPWO2011045886A1
公开(公告)日：2013-03-04
申请号：JP2010549985
申请日：2010-08-26
申请人：パナソニック株式会社
发明人：裕司友谷 , 裕司友谷 , 一彦島川 , 一彦島川 , 賢河合 , 賢河合
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： G11C13/00 , H01L27/10 , H01L45/00 , H01L49/00
摘要：抵抗変化素子の低抵抗状態の抵抗値のばらつきを低減し、安定した動作を行う抵抗変化型不揮発性記憶装置を提供する。その抵抗変化型不揮発性記憶装置は、メモリセル(102)に対して、当該メモリセル(102)に含まれる抵抗変化素子(100)等を高抵抗状態から低抵抗状態に遷移させるように、電圧を印加するLR書き込み回路(500)を備え、LR書き込み回路(500)は、メモリセル(102)に対して電圧を印加する、出力端子が相互に接続された第1駆動回路(510)及び第2駆動回路(520)を有し、第1駆動回路(510)は、メモリセル(102)に対して電圧を印加するときに第1電流を出力し、第2駆動回路(520)は、メモリセル(102)に対して電圧を印加するときに、第1駆動回路(510)の出力端子での電圧が予め定められた基準電圧VREFよりも高い場合に第2電流を出力し、出力端子での電圧が基準電圧VREFよりも低い場合にハイインピーダンス状態になる。

53. 发明专利

JP5100530B2 The resistance-change memory 有权
公开(公告)号：JP5100530B2
公开(公告)日：2012-12-19
申请号：JP2008163770
申请日：2008-06-23
申请人：株式会社東芝
发明人：賢二土田
IPC分类号： G11C11/15 , G11C13/00
CPC分类号： G11C13/004 , G11C7/18 , G11C11/1655 , G11C11/1673 , G11C13/00 , G11C13/0004 , G11C13/0023 , G11C13/0028 , G11C2013/0054 , G11C2213/79

54. 发明专利

JP2012528419A Memory device, laminate, the memory matrix and methods for their operation 有权
公开(公告)号：JP2012528419A
公开(公告)日：2012-11-12
申请号：JP2012512199
申请日：2010-05-08
申请人：フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング
发明人：ヴァーサー・ライナー , キューゲラー・カルステン , リン・アイケ , ローゼツィン・ローラント・ダニエル
IPC分类号： G11C13/00 , H01L27/105 , H01L27/28 , H01L45/00 , H01L49/00 , H01L51/05
CPC分类号： G11C13/0002 , G11C13/00 , G11C13/004 , G11C13/0069 , G11C13/02 , G11C2013/0073 , G11C2213/15 , G11C2213/71 , G11C2213/77 , H03K19/177
摘要：本発明は、メモリ素子と本メモリ素子を使用可能な積層体及びメモリマトリックス、メモリマトリックスの動作方法、並びにメモリ素子から成る配列構成で論理演算の真理値を決定方法に関する。本メモリ素子は、少なくとも第１の安定な状態０と第２の安定な状態１を有する。本メモリ素子は、第１の書込電圧Ｖ
0 の印加によって抵抗が高い方の状態０に移行でき、第２の書込電圧Ｖ
1 の印加によって同様に抵抗が高い方の状態１に移行できる。書込電圧Ｖ
0 及びＶ
1 よりも絶対値が小さい読出電圧Ｖ
R を印加した場合、本メモリ素子は異なる電気抵抗値を示す。本メモリ素子は、メモリマトリックス内に生じる寄生電流経路内でオーム抵抗が高い抵抗器として作用し、それによって、原理的にユニポーラ型スイッチに限定するものではない。本発明によるメモリ素子から成る配列構成を任意の論理演算用のゲートとして改編できる方法を開発した。

55. 发明专利

JP5065401B2 Method of writing data to the non-volatile memory device and a non-volatile storage device 有权
公开(公告)号：JP5065401B2
公开(公告)日：2012-10-31
申请号：JP2009532050
申请日：2008-08-25
申请人：パナソニック株式会社
发明人：佳一加藤 , 一彦島川
IPC分类号： G11C13/00
CPC分类号： G11C13/00 , G11C13/0038 , G11C13/0069 , G11C2013/0078 , G11C2213/15 , G11C2213/79

56. 发明专利

JP4909705B2 Semiconductor integrated circuit device 有权
公开(公告)号：JP4909705B2
公开(公告)日：2012-04-04
申请号：JP2006286210
申请日：2006-10-20
申请人：株式会社東芝
发明人：村志保中 , 部恵子安 , 井隆大平 , 瀬博史森 , 田基嗣濱
IPC分类号： G11C11/15
CPC分类号： G11C13/00 , G11C5/14 , G11C13/004 , G11C13/0069 , G11C14/009 , G11C2013/0042 , G11C2013/0054 , G11C2013/0073

57. 发明专利

JP4642895B2 Temperature compensation of the thin-film diode voltage threshold in the memory sensing circuit 有权
公开(公告)号：JP4642895B2
公开(公告)日：2011-03-02
申请号：JP2008502158
申请日：2006-03-22
申请人：スパンションエルエルシー
发明人：カイ，ウェイ・デイジー , ビル，コリン・エス
IPC分类号： G11C13/00
CPC分类号： G11C13/0016 , B82Y10/00 , G11C7/04 , G11C11/5664 , G11C13/00 , G11C13/0014 , G11C2213/72 , Y10S977/943

58. 发明专利

JP2010157567A Memory cell array 审中-公开
标题翻译：存储单元阵列
公开(公告)号：JP2010157567A
公开(公告)日：2010-07-15
申请号：JP2008334122
申请日：2008-12-26
申请人： Funai Electric Advanced Applied Technology Research Institute Inc , Funai Electric Co Ltd , 株式会社船井電機新応用技術研究所 , 船井電機株式会社
发明人： TAKAHASHI TAKESHI , FURUTA SHIGEO , MASUDA YUICHIRO , ONO MASATOSHI
IPC分类号： H01L27/10 , G11C13/00 , H01L21/8242 , H01L27/108
CPC分类号： H01L27/24 , G11C13/00 , G11C13/0069 , G11C13/02 , G11C2013/0071 , G11C2013/009 , G11C2213/79
摘要： PROBLEM TO BE SOLVED: To provide a memory cell array of which the size can be reduced and density can be increased, and which is compatible with existing semiconductor manufacturing technology. SOLUTION: The memory cell array 10 is formed by arranging a plurality of memory cells 100 in an array. The memory cell 100 includes a MOS transistor 110, and a nano gap element 120 having a first electrode 113 connected to one diffusion layer 112a of the MOS transistor 110 and formed in a contact hole 101a. The nano gap element 120 has a clearance of a nano meter order in which a change phenomenon of a resistance value occurs when a predetermined voltage is applied between a first conductor 121 and a second conductor 122 arranged above the first conductor 121. A word line WL is connected to a gate region 115 of the MOS transistor 110. A first bit line BL1 is connected to a second electrode 114 connected to other diffusion layer 112b of the MOS transistor 110. The second bit line BL2 is connected to the second conductor 122. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供可以减小尺寸并且可以增加密度并且与现有的半导体制造技术相容的存储单元阵列。解决方案：通过将多个存储单元100布置成阵列来形成存储单元阵列10。存储单元100包括MOS晶体管110和具有连接到MOS晶体管110的一个扩散层112a并形成在接触孔101a中的第一电极113的纳米间隙元件120。纳米间隙元件120具有纳米级顺序的间隙，其中当在第一导体121和布置在第一导体121上方的第二导体122之间施加预定电压时，发生电阻值的变化现象。字线WL 连接到MOS晶体管110的栅极区域115.第一位线BL1连接到与MOS晶体管110的其他扩散层112b连接的第二电极114.第二位线BL2连接到第二导体122。版权所有（C）2010，JPO＆INPIT

59. 发明专利

JP4469319B2 Semiconductor memory device 有权
公开(公告)号：JP4469319B2
公开(公告)日：2010-05-26
申请号：JP2005282199
申请日：2005-09-28
申请人：シャープ株式会社
发明人：剛至井上 , 篤志島岡 , 雅之田尻
IPC分类号： G11C13/00
CPC分类号： G11C13/00 , G11C13/0023 , G11C13/0069 , G11C2013/009 , G11C2213/77

60. 发明专利

JP2010102776A Semiconductor storage device 有权
标题翻译：半导体存储设备
公开(公告)号：JP2010102776A
公开(公告)日：2010-05-06
申请号：JP2008273447
申请日：2008-10-23
申请人： Toshiba Corp , 株式会社東芝
发明人： MAEJIMA HIROSHI
IPC分类号： G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： G11C13/0023 , G11C5/025 , G11C8/08 , G11C8/10 , G11C8/12 , G11C13/00 , G11C13/0004 , G11C13/0011 , G11C13/0028 , G11C13/0069 , G11C2013/0078 , G11C2213/71 , G11C2213/72
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor storage device for surely executing a set operation, a reset operation and a read operation with respect to a plurality of memory cells. SOLUTION: The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL. When a predetermined potential difference is applied to a selected memory cell MC arranged at the crossing parts of the bit line BL and the word line WL by the control circuit, the plurality of bit lines BL0 and BL8 to be alternatively driven at the same time by specifying by one address signal CA7 among a plurality of address signals CA0 to CA7 are dispersedly arranged within the memory cell array MA. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于可靠地执行相对于多个存储单元的设置操作，复位操作和读取操作的半导体存储装置。解决方案：半导体存储装置包括：存储单元阵列MA，其中由二极管Di和可变电阻器VR的串联连接构成的存储单元MC布置在多个位线BL和多个位线BL的交叉部分字线WL; 以及用于交替地驱动位线BL和字线WL的控制电路。当通过控制电路将布置在位线BL和字线WL的交叉部分的所选择的存储单元MC施加预定电位差时，多个位线BL0 <1：0>和BL8 <1：0 以通过由多个地址信号CA0至CA7中的一个地址信号CA7指定分散地布置在存储单元阵列MA内的同时驱动。版权所有（C）2010，JPO＆INPIT

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