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51. 发明专利

JP2007528993A Methods and structures for developing test programs for the semiconductor integrated circuit 有权
公开(公告)号：JP2007528993A
公开(公告)日：2007-10-18
申请号：JP2006519571
申请日：2005-05-23
申请人：株式会社アドバンテスト
发明人：エルストン、マーク , クリッシュナスワミィ、ラマチャンドラン , プラマニック、アンカン , 敏明足立
IPC分类号： G01R31/28 , G01R31/3183 , G01R31/319 , G06F9/445 , G06F11/22 , G06F11/263
CPC分类号： G01R31/3183 , G01R31/318307 , G01R31/318314 , G01R31/318342 , G01R31/31907 , G06F11/263
摘要：半導体試験システムのための試験プログラムを開発するための方法が開示される。本方法は、試験プログラム言語（ＴＰＬ）において試験計画ファイルを記述することであって、試験計画ファイルは試験プログラムの少なくとも１つの試験を記述する、記述すること、システムプログラム言語（ＳＰＬ）において試験クラスファイルを記述し、ＴＰＬにおいて試験クラスファイルの対応するプリヘッダファイルを記述することであって、試験クラスファイルは試験プログラムの少なくとも１つの試験のインプリメンテーションを記述する、記述すること、及び、試験計画ファイル、試験クラスファイル及びプリヘッダファイルを用いて試験プログラムを生成することを含む。

52. 发明专利

JP2007226780A Method and system for derivation of missing data objects from test data 审中-公开
标题翻译：用于从测试数据导出丢失数据对象的方法和系统
公开(公告)号：JP2007226780A
公开(公告)日：2007-09-06
申请号：JP2007019975
申请日：2007-01-30
申请人： Verigy (Singapore) Pte Ltd , ヴェリジー(シンガポール) プライベートリミテッドVerigy(Singapore)Pte.Ltd.
发明人： CONNALLY CARLI , CARPENTER BRYAN F
IPC分类号： G06F11/22 , G01R31/28
CPC分类号： G01R31/3183 , Y10S707/99942 , Y10S707/99944
摘要： PROBLEM TO BE SOLVED: To provide a derivation method and a derivation system of missing events and missing data objects in a test system. SOLUTION: The derivation system of the missing data object 100 comprises a means 108 for generating data objects from test data, a means 112 for arranging the data objects in a tree structure, a means 114 for deriving the missing data objects from the tree structure, a means 116 for populating the missing data objects into the tree structure, a data model 118 communicating with the means 116 populating data, and a plurality of clients 120 communicating with the data model 118. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供测试系统中缺失事件和丢失数据对象的派生方法和派生系统。解决方案：丢失数据对象100的导出系统包括用于从测试数据生成数据对象的装置108，用于将数据对象布置在树结构中的装置112，用于从数据对象中导出丢失数据对象的装置树结构，用于将丢失的数据对象填充到树结构中的装置116，与填充数据的装置116通信的数据模型118，以及与数据模型118通信的多个客户端120.PG权限：（C） 2007年，日本特许厅和INPIT

53. 发明专利

JP3937034B2 Test methods and test pattern generation circuit of the semiconductor integrated circuit 有权
公开(公告)号：JP3937034B2
公开(公告)日：2007-06-27
申请号：JP2000378423
申请日：2000-12-13
申请人：日立情報通信エンジニアリング株式会社 , 株式会社日立製作所
发明人：教伸中尾 , 知司中村 , 英文吉田 , 幸一郎夏目 , 正樹河野 , 正人浜本 , 賢一清重 , 一実畠山
IPC分类号： G01R31/3183 , G01R31/28 , G06F11/22 , G11C29/10
CPC分类号： G01R31/3183 , G11C29/10
摘要： A semiconductor integrated circuit test method which reduces the required data volume for testing and efficiently detects faults in a circuit to be tested, the method comprising means 110 to generate identical pattern sequences repeatedly and means 120 to control flipped bits in pattern sequences, in order to generate neighborhood pattern sequences and use the neighborhood patterns to test the circuit under test 130 . The neighborhood patterns include, in whole or in part, such pattern sequences as ones without flipped bits, ones with all or some flipped bits in one pattern and ones with all or some flipped bits in consecutive patterns or patterns at regular intervals, the interval being equivalent to a given number of patterns. Because a test pattern generator is provided independently of the circuit to be tested, the problem of a prolonged design period can be eliminated, a loss in the operating speed of the circuit under test is minimized and a high fault coverage can be achieved with less hardware overhead and a smaller volume of test data.

54. 发明专利

JP3890079B1 Method and system for controlling replaceable components in a modular test system 有权
公开(公告)号：JP3890079B1
公开(公告)日：2007-03-07
申请号：JP2006519572
申请日：2005-05-23
申请人：株式会社アドバンテスト
发明人：エルストン、マーク , プラマニック、アンカン , 敏明足立
IPC分类号： G01R31/28 , G01R31/3183 , G01R31/319 , G06F11/22
CPC分类号： G01R31/31907 , G01R31/3183 , G01R31/318307 , G01R31/318342
摘要：モジュール式試験システムに試験モジュールを組み込むための方法を開示する。本方法は、コントローラで少なくとも１つの試験モジュール及びその対応する被試験デバイス、すなわちＤＵＴを制御し、モジュール制御フレームワークで、ベンダ提供試験モジュールとモジュール式試験システムとの間に標準モジュール制御インターフェースを確立し、ベンダ提供試験モジュール及び対応するベンダ提供制御ソフトウエアモジュールをインストールし、ベンダ提供制御ソフトウエアモジュールは複数のベンダ提供モジュール制御コンポーネントに編成され、モジュール制御フレームワーク及び複数のベンダ提供モジュール制御コンポーネントに基づいて、モジュール式試験システムを構成し、モジュール制御フレームワークを用いて、複数のベンダ提供モジュール制御コンポーネントに従って、ベンダ提供試験モジュールにアクセスすることを含む。

55. 发明专利

JP2006184020A Test pattern editing system, test pattern editing program, and test pattern editing method 有权
标题翻译：测试模式编辑系统，测试模式编辑程序和测试模式编辑方法
公开(公告)号：JP2006184020A
公开(公告)日：2006-07-13
申请号：JP2004374729
申请日：2004-12-24
申请人： Nec Corp , 日本電気株式会社
发明人： KONNO YOSHINOBU
IPC分类号： G01R31/3183
CPC分类号： G01R31/31813 , G01R31/3183 , G01R31/318314
摘要： PROBLEM TO BE SOLVED: To provide a test pattern editing system which performs editing, reducing the pattern count of test patterns for a function test, where input data and a clock signal change simultaneously.
SOLUTION: The editing system 100 has information for an LSI function test and edits a test pattern 11 inputted via an interface section 10. The editing system 100 comprises a test pattern modification processing section 20 which creates a modified test pattern in which regular patterns, comprising a plurality of predetermined unit patterns are repeated from the test pattern 11, by inserting a predetermined redundant pattern into the test pattern 11 and a pattern count reducing editing section 50 which performs editing reducing the pattern count, by editing the plurality of regular patterns of the modified test pattern into one unit pattern, respectively.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：为了提供执行编辑的测试图案编辑系统，减少用于功能测试的测试图案的图案计数，其中输入数据和时钟信号同时改变。解决方案：编辑系统100具有用于LSI功能测试的信息，并且编辑经由接口部分10输入的测试图案11.编辑系统100包括测试图案修改处理部分20，其创建修改的测试图案，其中规则通过将预定的冗余图案插入到测试图案11和图形计数减少编辑部分50中，从测试图案11重复包括多个预定单元图案的图案，该图案计数减少编辑部分50通过编辑多个规则修改的测试图案的图案分别为一个单元图案。版权所有（C）2006，JPO＆NCIPI

56. 发明专利

JP2005528596A Semiconductor test system having a multi-task algorithmic pattern generator 审中-公开
公开(公告)号：JP2005528596A
公开(公告)日：2005-09-22
申请号：JP2004502010
申请日：2003-05-06
申请人：ネクステストシステムズコーポレイション
发明人：ジョンエムホームズ
IPC分类号： G01R31/26 , G01R31/3181 , G01R31/3183 , G01R31/319 , G11C29/56 , H01L21/66 , G11C29/00
CPC分类号： G11C29/56 , G01R31/31813 , G01R31/3183 , G01R31/31926 , G11C29/56004 , G11C2029/2602 , G11C2029/5602
摘要：【課題】集積回路（ＩＣ）を試験するためのシステム、特にメモリアレイを有するＩＣを高速試験する方法及び装置を提供する。
【解決手段】半導体デバイスを試験するためのテスター及び方法。一般的に、本発明のテスターは、マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）（２０１）を含む。一実施形態では、本発明のテスターは、被試験デバイスタスクレジスタ（２８０）、ＭｉｃｒｏＲＡＭ（２０４）、分岐論理回路（２１２）、データバッファメモリ（２３２）、及びアドレス・トポロジカル・スクランブラー（２２２）を含む。読み取りに対してプログラミングに必要な遅いサイクル速度のために、本発明のテスターは、フラッシュメモリを試験するのに特に有利である。任意的に、より高い処理量に対して、ＡＰＧは、フラッシュの読み取りサイクル中にＡＰＧの最大作動周波数までのロックステップで作動させることができる。

57. 发明专利

JP2004101203A Failure analysis system for logic lsi and failure analysis method 审中-公开
公开(公告)号：JP2004101203A
公开(公告)日：2004-04-02
申请号：JP2002259280
申请日：2002-09-04
申请人： Oki Electric Ind Co Ltd , Oki Micro Design Co Ltd , 株式会社沖マイクロデザイン , 沖電気工業株式会社
发明人： KONDO TAKAYUKI
IPC分类号： G01R31/28 , G01R31/3177 , G01R31/3183 , G06F11/22 , G06F11/25
CPC分类号： G01R31/3177 , G01R31/3183 , G06F11/25
摘要： PROBLEM TO BE SOLVED: To provide a failure analysis system for a logic LSI and a failure analysis method, which properly reproduce the failure, and which facilitate the analysis on the relevance of the true failure to the detected failure. SOLUTION: The failure analysis system for the logic LSI having built-in software includes a function for recording terminal signal information of the logic LSI in synchronization with a clock, a function for reproducing the recorded terminal signal information in synchronization with the clock, a function for comparing the reproduced terminal signal information with terminal signal information of a normal logic LSI, and a function for generating a trace differential map between a trace data map for the logic LSI to be analyzed and a trace data map of the normal logic LSI. COPYRIGHT: (C)2004,JPO

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